带有增益提高技术的高速CMOS运算放大器设计
设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构，利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度，100 MS/s采样频率的高速流水线（Pipelined）ADC的运放。设计基于SMIC 0.25 μm C...
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查看全部19个资源 »FPGAIP核的设计
FPGA能够减少电子系统的开发风险和开发成本,缩短上市时间,降低维护升级成本,广泛地应用在电子系统中.随着集成电路向着片上系统(SoC)的发展,需要设计出FPGA IP核用于SoC芯片的设计.该论文的工作围绕FPGA IP核的设计进行,在FPGA结构设计优化和FPGAIP接口方案设计两方面进行了研究...
应用于十万门FPGA的全数字锁相环设计
在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了...
双输出降压型开关电源的分析与设计.rar
随着便携式电子产品的日益普及，直流电压转换器（DC-DC）芯片得到广泛应用。由于这些产品通常使用单电池供电，能量有限，如何提高转换效率，降低功耗，延长电池寿命，便成为设计者需要考虑的主要问题。 本毕业设计提出了一种基于脉冲宽度调制（PWM）和脉冲频率调制（PFM）模式的高效率、低功耗开关电源直流电压...
应用于十万门FPGA的全数字锁相环设计.rar
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