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教程资料 max-plus2设计超级详细的入门教程
max-plus2设计超级详细的入门教程，全部图解，能让你快速入门！！！！绝对原创！
VHDL/FPGA/Verilog 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟
大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
其他 基于max plus2的ahdl语言。这个是键盘扫描程序的ahdl。文件格式是tdf。可以扫描键盘。
基于max plus2的ahdl语言。这个是键盘扫描程序的ahdl。文件格式是tdf。可以扫描键盘。
其他 这个是max plus2的7段数码管的扫描程序。文件格式为hif
这个是max plus2的7段数码管的扫描程序。文件格式为hif，介绍7段数码管的设计方法。
你好，管理员，我十分需要贵网站的一个程序，请为我开通下载。我会尽力上传源码，支持网站的发展。
VHDL/FPGA/Verilog 这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。
这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。
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VHDL/FPGA/Verilog 基于max—plus2开发环境
基于max—plus2开发环境，设计的《梁祝》演奏曲
VHDL/FPGA/Verilog 包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
其他 EDA课程所用的Max Plus2软件
EDA课程所用的Max Plus2软件，制作的半加器，有图像文件，有波形文件，建议看看，
VHDL/FPGA/Verilog max-plus2 编写的3-8译码器
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