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  • 嵌入式实时操作系统μCOS-II原理及应用_任哲

    本书的将应及内容: • "源码公开的最入王军寞时操作系统fLC/OS- 1 1 为技心介绍了般人式蝇作系统在侄务侄务的调度和管理任务之间的通倩相同步内存管理等方面的实现阳应用特点 · 语密文字通俗易懂尽量越免了大量丧序摞代码的剖析讲解而代之以揭图和例题!挺重点突出 · 在"C/05 -11 系统的移植的讲解方面尽量虽曹先读者可能不太熟悉的叶算机硬件系徒从而冲击,.,片学习的重点而以大多数读者都比役了'再和熟摩的"'系列单片机为硬件系统.

    标签: COS-II 嵌入式 实时操作系统

    上传时间: 2013-10-29

    上传用户:wettetw

  • 彻底搞定C指针_姚云飞

    《彻底搞定C指针》是互联网上下载次数最多的针对C指针问题的中文资源之一。现在,经由修订者的重新修订、编辑与排版,本书的《完全版·修订增补版》全新登场。新版本中的技术用语更加清楚严谨,行文的结构层次更加分明,例子中的程序代码均通过编译以测试其精准性。

    标签: 指针

    上传时间: 2013-11-14

    上传用户:许小华

  • Image2Lcd(图片转换数据)

    图片转换为二进制· c语言数组 ·BMP格式 ·WBMP格式

    标签: Image2Lcd 图片转换 数据

    上传时间: 2013-11-20

    上传用户:shus521

  • 万用表的使用

    数字万用表使用···

    标签: 万用表的

    上传时间: 2013-11-03

    上传用户:kristycreasy

  • 万用表的使用

    数字万用表使用···

    标签: 万用表的

    上传时间: 2013-11-04

    上传用户:w230825hy

  • Verilog入门教程

    verilog hdl 入门教程,还算好吧····

    标签: Verilog 入门教程

    上传时间: 2013-10-10

    上传用户:Wwill

  • 深入浅出玩转FPGA

    特权同学的东东,效果怎么的,你懂的···

    标签: FPGA

    上传时间: 2013-11-24

    上传用户:清山绿水

  • Verilog_HDL的基本语法详解(夏宇闻版)

            Verilog_HDL的基本语法详解(夏宇闻版):Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说,既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种:   系统级(system):用高级语言结构实现设计模块的外部性能的模型。   算法级(algorithm):用高级语言结构实现设计算法的模型。   RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。   门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。   开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。   一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的,每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路,而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计,并对所作设计的逻辑电路进行严格的验证。   Verilog HDL行为描述语言作为一种结构化和过程性的语言,其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能:   · 可描述顺序执行或并行执行的程序结构。   · 用延迟表达式或事件表达式来明确地控制过程的启动时间。   · 通过命名的事件来触发其它过程里的激活行为或停止行为。   · 提供了条件、if-else、case、循环程序结构。   · 提供了可带参数且非零延续时间的任务(task)程序结构。   · 提供了可定义新的操作符的函数结构(function)。   · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。   · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能:   - 提供了完整的一套组合型原语(primitive);   - 提供了双向通路和电阻器件的原语;   - 可建立MOS器件的电荷分享和电荷衰减动态模型。   Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中,提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度,可以通过设定宽范围的模糊值来降低不确定条件的影响。   Verilog HDL作为一种高级的硬件描述编程语言,有着类似C语言的风格。其中有许多语句如:if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础,那么学习Verilog HDL并不困难,我们只要对Verilog HDL某些语句的特殊方面着重理解,并加强上机练习就能很好地掌握它,利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。

    标签: Verilog_HDL

    上传时间: 2014-12-03

    上传用户:cppersonal

  • PCB制造工艺

    介绍了PCB的制造工艺,让大家更能较为深入的了解PCB的制作过程···

    标签: PCB 制造工艺

    上传时间: 2015-01-01

    上传用户:rolypoly152

  • 基于FPGA的LVDS高速数据通信卡设计

    基于FPGA、PCI9054、SDRAM和DDS设计了用于某遥测信号模拟源的专用板卡。PCI9054实现与上位机的数据交互,FPGA实现PCI本地接口转换、数据接收发送控制及DDS芯片的配置。通过WDM驱动程序设计及MFC交互界面设计,最终实现了10~200 Mbit·s-1的LVDS数据接收及10~50 Mbit·s-1任意速率的LVDS数据发送。

    标签: FPGA LVDS 高速数据 通信卡

    上传时间: 2013-12-23

    上传用户:zhangchu0807