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基于Verilog HDL 的一个CAN总线IP核。...

📅 2013-12-08

使用Libero提供的异步通信IP核实现UART通信，并附带仿真程序。UART设置为1位开始位，8位数据位，1位停止位，无校验。且UART发送自带2级FIFO缓冲，占用FPGA面积很小。...

📅 2013-12-09

基于Avalon的SDRAM控制器IP核...

📅 2013-11-25

这是一个完整的pwm ip 核，可在sopc中实例化该核，下载即可用，绝对好使。...

📅 2013-11-29

用于fpga的sopc的ip核，是学习ipcore编码的好教程...

📅 2017-04-26

调用FPGA的IP核实现FFT运算，在xilinx的vertex4sx55FPGA的实现...

📅 2013-12-24

cic抽取滤波器ip核，用于射频采样数字下变频模块的核心数字信号处理部分.此ip核已经过ise10.2验证...

📅 2014-11-22

vhdl 写的 PCI IP核程序，已经过测试...

📅 2014-09-09

完整的用VERILOG语言开发的USB2.0 IP核源代码,包括文档...

📅 2017-05-14

这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。...

📅 2014-01-05

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