雷达信号模拟技术和现代雷达技术的发展息息相关。雷达信号模拟设备可以仿真出各种符合实验要求的目标信号来，直接注入雷达来对雷达进行试验，极大的方便了雷达的设计与调试。 本课题主要研究利用FPGA实现线性调频脉冲压缩雷达目标信号的模拟。全文的内容如下： 首先详细阐述了线性调频(LFM)脉冲压缩雷达脉冲压缩原理，分析了线性调频脉冲信号的特点，讨论和比较了匹配滤波数字实现的两种算法：时域实现和频域实现。 其次在对常用雷达信号模拟方法探讨的基础上，提出基于FPGA的线性调频脉冲压缩雷达目标视频信号模拟器的系统设计，对点目标、多目标和延展目标等情况下的目标信号进行建模，针对设定目标参数完成了目标信号的波形仿真，并完成基于频域实现方法的线性调频脉冲压缩雷达数字匹配滤波算法的设计及仿真。 最后，在Quartus Ⅱ 6.0平台上，完成模拟器中脉冲压缩等信号处理部分基于Verilog hdl 语言的软件设计及功能、时序仿真，并完成了相关硬件的设计。
上传时间： 2013-07-13
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软件无线电技术作为一种新的通信技术，其基本思想是构造一个通用硬件平台，使宽带A/D，D/A尽量靠近天线，在数字域完成信号处理，通过选用不同软件模块即可实现不同的通信功能，这样大大缩短了电台的研发周期。该技术在通信(尤其是在移动通信)领域有着迫切的需求和广阔的应用前景。 本文阐述了软件无线电的基础理论，对信号采样理论、多速率信号处理技术、高效数字滤波器、数字正交变换理论进行了分析和研究。从目前器件发展水平和实验研究条件出发，设计了一个基于FPGA的软件无线电通信平台。设计采用了中频数字化处理的硬件平台结构，选用Altera Cyclone系列FPGA作为信号处理和总体控制配置的核心，并结合专用通信芯片，数字上变频器AD9856和数字下变频器AD6654来实现该平台。采用Vhdl和Verilog hdl语言对时分复用模块、信道编解码模块、调制解调模块等进行了模块化设计，并对电路板设计过程中系统的配置和控制、无源滤波器设计、阻抗匹配电路设计等问题进行了详细的讨论，最后对印制电路板进行测试和调试，获得了预期的效果。 本文给出的设计方案，大大简化了数字通信系统的硬件设备，具有较强的通用性和灵活性，通过修改系统参数和配置程序，即可适应不同的通信模式和信道状况，充分体现了软件无线电的优势。该平台不仅仅能应用在通信设备上，在许多系统验证平台、测试设备中均可应用，颇具实用价值。
上传时间： 2013-07-21
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近年来，计算机图形学应用越来越广泛，尤其是三维(3D)绘图。3D绘图使用3D模型和各种影像处理产生具有三维空间真实感的影像，应用于虚拟真实情况以及多媒体的产品上，且多半是使用低成本的实时3D计算机绘图技术为基础。在初期3D图形学刚起步时，由于图形简单，因此可以利用CPU来运算，但随着图形学技术的发展，所要绘制的图形越来越复杂，这时如果单纯依赖CPU来处理，不能达到实时的要求，因此需要专门的硬件来加速图形处理，GPU(图形处理单元)因此出现了。不过由于3D图形加速硬件的复杂性和短寿命，这极大地提高了对硬件开发环境的需要。为了更好的对设计进行更改和测试，不能仅仅用专门定制的方法来设计，需要其他的方：硬件描述语言(hdl)和FPGA。 随着计算机绘图规模的需要，借助辅助硬件资源，来提高图形处理单元(GPU)处理速度的需求越来越普遍。自从15年前现场可编程门阵列(FPGA)开始出现以来，其在可编程硬件领域所起的作用越来越大。它们在速度、体积和速度方面都有了很大的提高。这意味着FPGA在以前只能使用专用硬件的场合越来越重要。其中一个应用领域就是3D图形渲染，在这个研究领域里人们正在利用具有可编程性能的FPGA来帮助改进图形处理单元(GPU)的性能。 能够在廉价、可动态重新配置的FPGA上实现复杂算法来辅助硬件设计。本文的设计就是通过在FPGA上实现3维图形几何处理管线部分功能来提高图形处理速度。具体实现中使用硬件描述语言(Verilog hdl)进行逻辑设计，并发现问题解决问题。 本文主要特色如下： 1.针对几何变换换子系统，提出一种硬件实现方案，该方案能对基本的几何变换如：平移、缩放、旋转和投影进行操作。首先构造出总体变换矩阵，随后进行矩阵乘法运算，再进行投影变换，最后输出变换座标。提出一种脉动阵列结构，用于两个矩阵的乘法运算。找到一种快捷的方法来实现矩阵相乘，将能大大提高系统的效率。 2.对于3D图形裁剪，文中描述了一种裁剪引擎，它能够处理3D图形中的裁剪、透视除法以及视口映射的功能。硬件实现的难度取决于裁剪算法的复杂程度。我们在Sutherland-Hodgman裁剪算法的基础上提出一种新的裁剪算法，该算法通过去除冗余顶点以提高处理速度，同时利用编码来判断线段可见性的方法使得硬件实现变得很容易。 3.最后，我们在FPGA上实现了几何变换以及三维裁剪，并与C语言的模拟结果对比发现结果正确，且三维裁剪能够以3M个三角形/s的速度运行，满足了图形流水中的实时性要求。
上传时间： 2013-04-24
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数据采集处理技术是现代信号处理的基础，广泛应用于雷达、声纳、软件无线电、瞬态信号测试等领域。随着信息科学的飞速发展，人们面临的信号处理任务越来越繁重，对数据采集处理系统的要求也越来越高。近年来FPGA由于其设计灵活性、更强的适应性及可重构性，结合SDRAM的高速、大容量、价格优势，在设计高速实时数据采集系统时受到了广泛的关注。 本课题重点研究了基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计与实现技术，为需要大容量存储器的系统设计提供了新的思路。在深入研究了DDR2-SDRAM器件的基本构造与工作原理的基础上，结合成熟的商业化IP核，提出了基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计方案，并从总体设计构想到各逻辑细节实现都进行了详细描述。根据DDR2-SDRAM的特点，选择合适的内存调度方案，采用Verilog hdl语言设计实现了该高速实时数据采集系统，并对系统功能进行验证与分析，结果表明本设计完全能够满足系统的性能指标。
上传时间： 2013-06-24
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多功能车辆总线一类设备是一个在列车通信网(TCN，TrainCommunication Network)中普遍使用的网络接口单元。目前我国的新式列车大多采用列车通信网传输列车中大量的控制和服务信息。但使用的列车通信网产品主要为国外进口，因此迫切需要研制具有自主知识产权的列车通信网产品。 论文以一类设备控制器的设计为核心，采取自顶向下的模块设计方法。将设备控制器分为同步层和数据处理层来分别实现对帧的发送与接收处理和对帧数据的提取与存储处理。 同步层包含帧的识别模块、曼彻斯特译码模块、曼彻斯特编码与帧封装三个模块。帧识别模块检测帧的起始位并对帧类型进行判断。译码模块根据采集的样本值来判断曼彻斯特编码的值，采样的难点在于非理想信号带来的采样误差，论文使用结合位同步的多点采样法来提高采样质量。帧分界符中的非数据符不需要进行曼彻斯特编码，编码时在非数据符位关闭编码电路使非数据符保持原来的编码输出。 数据处理层以主控单元(MCU，Main Control Unit)和通信存储器为设计核心。MCU是控制器的核心，对接收的主帧进行分析，判断是从通信存储器相应端口取出应答从帧并发送，还是准备接收从帧并存入通信存储器。通信存储器存储设备的通信数据，合适的地址分配能简化MCU的控制程序，论文固定了通信存储器端口大小使MCU可以根据一个固定的公式进行端口的遍历从而简化了MCU程序的复杂度。数据在传输中由于受到干扰和冲突等问题而出现错误，论文采用循环冗余检验码结合偶检验扩展来对传输数据进行差错控制。 最后，使用FPGA和硬件描述语言Verilog hdl开发出了MVB一类设备。目前该一类设备已运用在SS4G电力机车的制动控制单元(BCU．Brake Control Unit)中并在铁道科学研究院通过了TCN通信测试。一类设备的成功研制为列车通信网中总线管理器等高类设备的开发奠定了坚实的基础。
上传时间： 2013-07-27
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FPGA 技术是图像处理领域的一个重要的研究课题，近年来倍受人们的关注。本文研究了视频信号的采集、显示以及通过网络进行传输的方法。并提出了一套基于FPGA 的实现方案。 系统可以分为采集控制模块、显示控制模块和网络传输控制模块3 部分。视频信号的采集用到了视频处理芯片SAA7113，通过FPGA 对其初始化，可以得到经过A/D 转换的YUV 格式视频信号，利用采集控制模块可以将这些视频信号保存到SRAM 中去。显示控制模块读出SRAM 中的视频信号，进行YUV 格式到RGB 格式的转换以及帧频变换等操作，再利用VGA 显示芯片THS8134 就可以将采集到的视频信号在LCD 上显示出来。基于IEEE802.3 协议的网络传输控制模块将YUV 格式的视频信号进行添加报头、CRC 校验码等操作后，将其变成一个MAC 帧，可以在以太网络中传输。 设计选用硬件描述语言Verilog hdl，在开发工具QuartusII 中完成软核的综合、布局布线、汇编，并最终在QuartusII 和Active-hdl 中进行时序仿真验证。 对设计的验证采取的是由里及外的方式，先对系统主模块的功能进行验证，再模拟外部器件对设计的接口进行验证。验证流程是功能仿真、时序仿真、板级调试，最终通过了系统测试，验证了该设计的功能。
上传时间： 2013-07-21
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回波消除器广泛应用于公用电话交换网(PSTN)、移动通信系统和视频电话会议系统等多种语音通信领域。在PSTN系统中，由于线路阻抗不匹配，远端语音信号通过混合线圈时产生一定泄漏，一部分信号又传回远端，产生线路回波，回波的存在会严重影响语音通信质量。本文主要针对线路回波进行研究，设计并实现了满足实用要求的基于FPGA平台的回波消除器。 首先，对回波产生原理和目前几种常用回波消除算法进行了分析，在研究自适应回波消除器的各个模块，特别是深入分析各种自适应滤波算法和双讲检测算法，综合考虑各种算法的运算复杂度和性能的情况下，这里采用NLMS算法实现自适应回波消除器。针对传统双讲检测算法在近端语音幅度较低情况下容易产生误判的情况，给出一种基于子带滤波器组的改进双讲检测算法。 本文首先使用C语言实现回波消除器的各个模块，其中包括自适应滤波器、远端检测、双讲检测、非线性处理和舒适噪声产生模块。经过仿真测试，相关模块算法能够有效提高回波消除器性能。在此基础上，本文使用硬件描述语言Veillog hdl，在QuartusⅡ和ModelSim软件平台上实现各功能模块，并通过模块级和系统级功能仿真以及时序仿真验证，最终在现场可编程门阵列(Field Programmable Gate Arrav，FPGA)平台上实现回波消除系统。本文详细阐述了基于FPGA的设计流程与设计方法，并描述了自适应滤波器、基于分布式算法FIR滤波器、除法器和有限状态机的设计过程。 根据ITU-T G.168标准提出的测试要求，本文埘基于FPGA设计实现的自适应回波消除系统进行大量主客观测试。经过测试，各项性能指标均达到或超过G.168标准的要求，具有良好的回波消除效果。
上传时间： 2013-06-18
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本文主要研究了认知无线电频谱感知功能的关键技术以及硬件实现方法。首先，提出了认知无线电频谱感知功能的硬件实现框图，包括射频前端部分和数字信号处理部分，接着简单介绍了射频前端电路的功能与特性，最后重点介绍了数字信号处理部分的FPGA实现与验证过程。 数字处理部分主要实现宽带信号的短时傅立叶分析，将中频宽带数字信号通过基于多相滤波器组的下变频模块，实现并行多通道的数字下变频，然后对每个信道进行重叠加窗处理，最后再做快速傅立叶分析(FFT)，从而得到信号的时频关系。整个系统主要包括：延时抽取模块、多相滤波器模块、32点开关式流水线FFT模块、滑动窗缓冲区、256点流水线FFT模块等。 本设计采用Verilog hdl硬件描述语言进行设计，基于Xilinx公司的Virtex-4XC4VSX35芯片。整个系统采用全同步设计，可稳定工作于200MHz，其分析带宽高达65MHz，具有很高的使用价值。
上传时间： 2013-06-13
上传用户：bcjtao
随着GPS(Global Positioning System)技术的不断发展和成熟，其全球性、全天候、低成本等特点使得GPS接收机的用户数量大幅度增加，应用领域越来越广。但由于定位过程中各种误差源的存在，单机定位精度受到影响。目前常从两个方面考虑减小误差提高精度：①用高精度相位天线、差分技术等通过提高硬件成本获取高精度；②针对误差源用滤波算法从软件方面实现精度提高。两种方法中，后者相对于前者在满足精度要求的前提下节约成本，而且便于系统融合，是应用于GPS定位的系统中更有前景的方法。但由于在系统中实现定位滤波算法需要时间，传统CPU往往不能满足实时性的要求，而FPGA以其快速并行计算越来越受到青睐。 本文在FPGA平台上，根据“先时序后电路”的设计思想，由同步没计方法以及自顶向下和自下而上的混合设计方法实现系统的总体设计。从GPS-OEM板输出的定位信息的接收到定位结果的坐标变换，最终到kalman滤波递推计算减小定位误差，实现实时、快速、高精度的GPS定位信息采集处理系统，为GPS定位数据的处理方法做了新的尝试，为基于FPGA的GPS嵌入式系统的开发奠定了基础。具体工作如下： 基于FPGA设计了GPS定位数据的正确接收和显示，以及经纬度到平面坐标的投影变换。根掘GPS输出信息标准和格式，通过串口接收模块实现串口数掘的接收和经纬度信息提取，并通过LCD实时显示。在提取信息的同时将数据格式由ASCⅡ码转变为十进制整数型，实现利用移位和加法运算达到代替乘法运算的效果，从而减少资源的利用率。在坐标转换过程中，利用查找表的方法查找转化时需要的各个参数值，并将该参数先转为双精度浮点小数，再进行坐标转换。根据高斯转化公式的规律将公式简化成只涉及加法和乘法运算，以此简化公式运算量，达到节省资源的目的。 卡尔曼滤波器的实现。首先分析了影响定位精度的各种误差因素，将各种误差因素视为一阶马尔科夫过程的总误差，建立了系统状态方程、观测方程和滤波方程，并基于分散滤波的思想进行卡尔曼滤波设计，并通过Matlab进行仿真。结果表明，本文设计的卡尔曼滤波器收敛性好，定位精度高、估计误差小。在仿真基础上，实现基于FPGA的卡尔曼滤波计算。在满足实时性的基础上，通过IP核、模块的分时复用和树状结构节省资源，实现数据卡尔曼滤波，达到提高数据精度的效果。 设计中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676为硬件平台，采用Verilog hdl硬件描述语言实现，利用Xilinx公司的ISE10.1工具布局布线，一共使用44438个逻辑资源，时钟频率达到100MHZ以上，满足实时性信号处理要求，在保证精度的前提下达到资源最优。Modelsim仿真验证了该设计的正确性。
上传时间： 2013-04-24
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熟练掌握Verilog hdl的十大基本功
标签： verilog
上传时间： 2013-05-18
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