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dpll 的查询结果
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matlab例程 数字锁相环DPLL实例程序
数字锁相环DPLL实例程序，帮助理解PLL的结构和详细原理
电子书籍 数字锁相环DPLL源程序
数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
VHDL/FPGA/Verilog 数字琐相环DPLL的VERLOG代码
数字琐相环DPLL的VERLOG代码，MODELSIM下的工程，有测试文件
VHDL/FPGA/Verilog 简单的可配置dpll的VHDL代码。 用于时钟恢复后的相位抖动的滤波有很好的效果
简单的可配置dpll的VHDL代码。
用于时钟恢复后的相位抖动的滤波有很好的效果， 而且可以参数化配置pll的级数。
VHDL/FPGA/Verilog DPLL同步提取有一定效果
DPLL同步提取有一定效果
VHDL/FPGA/Verilog CPLD的程序,分频,微分等,应用于DPLL
CPLD的程序,分频,微分等,应用于DPLL
DSP编程 5509A usb模块由默认的DPLL转向AP
5509A usb模块由默认的DPLL转向AP
RFID编程 DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
VHDL/FPGA/Verilog 基于vhdl语言描述的dpll
基于vhdl语言描述的dpll，以及图片
VHDL/FPGA/Verilog 使用VHDL语言进行设计DPLL（数字锁相环）的相关文件
使用VHDL语言进行设计DPLL（数字锁相环）的相关文件