用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。
上传时间： 2013-12-02
上传用户：wang0123456789
在大功率DC/DC开关电源中,为了获得更大的功率，特别是为了得到大电流时，经常采用N个单元并联的方法。多个单元并联具有高可靠性，并能实现电路模块标准化等优点。然而在并联中遇到的主要问题就是电流不均，特别在加重负载时，会引起较为严重的后果。普通的均流方法是采取独立的PWM控制器的各个模块，通过电流采样反馈到PWM控制器的引脚FB或者引脚COMP，即反馈运放的输入或者输出脚来调节输出电压，从而达到均流的目的。显然，电流采样是一个关键问题：用电阻采样，损耗比较大，电流放大后畸变比较大；用电流传感器成本高；用电流互感器采样不是很方便，同时会使电流失真。本文提出了一种新型的、方便的、无损的电流采样方法，并在这种电流检测方法的基础上实现了并联系统的均流。
上传时间： 2015-09-25
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EIA（ELECTRONIC INDUSTRIES ALLIANCE）标准文档EIA-CEA-861-B，A DTV Profile for Uncompressed High Speed Digital Interfaces。
标签： ELECTRONIC INDUSTRIES ALLIANCE EIA-CEA
上传时间： 2015-09-27
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双输出同步DC/DC电源管理芯片LTC3407EDD-2及其应用
上传时间： 2015-09-27
上传用户：duoshen1989
区域增长的算法实现: 1)根据图像的不同应用选择一个或一组种 子,它或者是最亮或最暗的点,或者是位 于点簇中心的点 2...通过像素集合的区域增长 算法实现: 区域A 区域B 种子像素增长.3)增长的规则 4) 结束条件.
上传时间： 2015-09-30
上传用户：wcl168881111111
PID 控制 DC 马达，这是国外网站下载的一个源程序
上传时间： 2013-12-25
上传用户：123啊
开发的基于B/S模式的网上书店，用JSP实现的，对于新手来说，是学习的好资料。
标签： 模式
上传时间： 2013-12-17
上传用户：cx111111
开发的基于B/S模式的网上书店，用JSP实现的，对于新手来说，是学习的好资料。
标签： 模式
上传时间： 2014-01-22
上传用户：woshini123456
Distributed Median,Alice has an array A, and Bob has an array B. All elements in A and B are distinct. Alice and Bob are interested in finding the median element of their combined arrays.
标签： array B. Distributed has
上传时间： 2013-12-25
上传用户：洛木卓
wangxiaoyong0015@yahoo.com.cn b不懂的给我发邮件！！！ 谢谢啊！！一定支持我
标签： wangxiaoyong yahoo 0015 com
上传时间： 2013-12-02
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