Verilog实现的DDS正弦信号发生器和测频测相模块
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。...
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。...
一个视频信号输入的verilog源代码,里面含有相关的使用文档。...
一个可综合的同步FIFO的verilog源代码...
此程序为串行通信程序,采用verilog语言编写的,经过仿真验证已经通过....
里面含有vhdl和verilog 版本,很好用!dct变换用得很多啊!...