Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
标签： Verilog DDS 正弦信号发生器 模块
上传时间： 2013-12-09
上传用户：epson850
一个视频信号输入的verilog源代码，里面含有相关的使用文档。
标签： verilog 视频信号 源代码 输入
上传时间： 2013-12-25
上传用户：zmy123
一个可综合的同步FIFO的verilog源代码
标签： verilog FIFO 源代码
上传时间： 2015-12-13
上传用户：天诚24
此程序为串行通信程序,采用verilog语言编写的,经过仿真验证已经通过.
标签： verilog 程序 串行通信 仿真验证
上传时间： 2013-12-23
上传用户：yzy6007
里面含有vhdl和verilog 版本,很好用!dct变换用得很多啊!
标签： verilog vhdl dct 版本
上传时间： 2014-01-21
上传用户：dongqiangqiang
该代码中有不少关于学习verilog HDL的例子,对初学者有帮助
标签： verilog HDL 代码 初学者
上传时间： 2013-12-19
上传用户：asdkin
JTAG design verilog code.
标签： verilog design JTAG code
上传时间： 2014-07-30
上传用户：wys0120
这里有verilog编写的8051ipcore 谁要啊?
标签： verilog ipcore 8051 编写
上传时间： 2013-11-29
上传用户：qiaoyue
verilog分频器～时钟为50hmz，波特率采用9600bps～
标签： verilog hmz 50 分频器
上传时间： 2013-12-27
上传用户：lwwhust
Hynix公司8M byte sdr sdram的verilog语言仿真实现。
标签： verilog Hynix sdram byte
上传时间： 2014-12-04
上传用户：h886166
