Verilog-RISC

Verilog&Vhdl混语言对SDRAM的控制源代码

Verilog&Vhdl混语言对SDRAM的控制源代码，提供了很好的例子，顶层文件为sdrm.v！

标签： Verilog SDRAM Vhdl 语言

上传时间： 2015-03-23

上传用户：黑漆漆
verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，3-6章

标签： verilog hdl 135 C语言

上传时间： 2013-12-12

上传用户：rocketrevenge
verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，7-8章

标签： verilog hdl 135 C语言

上传时间： 2013-12-09

上传用户：cuiyashuo
verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，9-10章

标签： verilog hdl 135 C语言

上传时间： 2013-12-26

上传用户：qb1993225
verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，11-12章

标签： verilog hdl 135 C语言

上传时间： 2015-03-24

上传用户：zhaoq123
减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能

减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。二、设计原理输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d

标签： Verilog 计数器 HDL 减

上传时间： 2015-03-28

上传用户：zycidjl
這是一堆verilog的source code.包含許多常用的小電路.還不錯用.

這是一堆verilog的source code.包含許多常用的小電路.還不錯用.

标签： verilog source code

上传时间： 2015-03-29

上传用户：lanwei
加法器（使用verilog编写的）,虽然简单

加法器（使用verilog编写的）,虽然简单，但是这也是学习verilog最基础的东西！希望大家一起学习！

标签： verilog 加法器编写

上传时间： 2013-12-10

上传用户：410805624
這是用verilog寫的一個簡單的處理器

這是用verilog寫的一個簡單的處理器，雖然只具有5個指令，但是可以透過這個範例，來了解到cpu的架構，與如何開發處理器，相信會有很大的啟發。

标签： verilog

上传时间： 2014-12-08

上传用户：ikemada
用verilog编写的网卡芯片rtl级。前仿后仿都通过了

用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看

标签： verilog rtl 编写网卡芯片

上传时间： 2015-03-31

上传用户：lxm