设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现
上传时间： 2017-01-30
上传用户：dreamboy36
VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。
上传时间： 2017-02-18
上传用户：nanshan
windows 原理，内容涵盖了从认识CPU、Windows运行机理、编程语言的运行机理，到代码的规范和风格、分析方法、调试方法和内核优化，内有作者对许多问题的认知过程和透彻的分析，以及优秀和精彩的编程经验。
标签： windows
上传时间： 2017-03-01
上传用户：R50974
FPGA音乐试验，语言：verilog HDL
标签： FPGA
上传时间： 2013-12-26
上传用户：liansi
本书是作者十余年编程生涯中的技术和经验的总结。内容涵盖了从认识CPU、Windows运行机理、编程语言的运行机理，到代码的规范和风格、分析方法、调试方法和内核优化，内有作者对许多问题的认知过程和透彻的分析，以及优秀和精彩的编程经验。
上传时间： 2013-12-27
上传用户：ggwz258
FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）
上传时间： 2014-01-22
上传用户：pompey
这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。
上传时间： 2014-01-05
上传用户：sxdtlqqjl
超强国际象棋软件，代码编写规范，算法先进，值得学习。
上传时间： 2017-05-22
上传用户：chenlong
华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。
上传时间： 2017-06-01
上传用户：ls530720646
此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA，适合于FPGA及Verilog HDL的初学者，配套EasyFPGA030开发套件。
上传时间： 2017-06-01
上传用户：hgy9473
