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Verilog+Code

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6,661

Verilog+Code 全部资料 6,661 份

这是一个关于晶震的一个verilog 源代码,希望对新手有用

这是一个关于晶震的一个verilog 源代码,希望对新手有用

2013-08-23 27 Verilog+Code

能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算

能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术

2013-12-06 135 Verilog+Code

算法设计到硬件逻辑的实现 - 实验练习与Verilog语法手册

算法设计到硬件逻辑的实现 - 实验练习与Verilog语法手册

2014-01-27 68 Verilog+Code

Synthesizable Verilo---syntax and semantics一本很好的关于verilog可综合设计的参考书

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2015-02-16 77 Verilog+Code

算法设计到硬件逻辑的实现 - 实验练习与Verilog语法手册

算法设计到硬件逻辑的实现 - 实验练习与Verilog语法手册

2013-10-30 94 Verilog+Code

美国 San José State University 逻辑设计课件（Xilinx FPGA和Verilog）

·这是课程说明：EE178 is a class for students interested in designing synchronous digital circuits using Xilinx FPGA devices as ...

2024-08-08 8 Verilog+Code

非常好的verilog书国际牛人写的适合各个阶段学习的人

非常好的verilog书国际牛人写的适合各个阶段学习的人

2013-12-11 132 Verilog+Code

初学cpu设计（完全教程）包括verilog代码以及文档说明那个

初学cpu设计（完全教程）包括verilog代码以及文档说明那个

2016-04-23 137 Verilog+Code

是一個用verilog寫成的加法器電路,可把七個元件加起來

是一個用verilog寫成的加法器電路,可把七個元件加起來

2014-01-07 29 Verilog+Code

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

2016-01-26 64 Verilog+Code