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VHDL/Verilog FSM的优化写法
Viterbi算法的Verilog源代码。
由verilog编写的乘法器，通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。
Verilog实现的SHA256/SHA512算法，已仿真和验证
ecc椭圆算法的verilog实现，已验证
verilog 32位加法器 代码
vhdl语言 和verilog hdl语言的测试程序编写
pspice语法 pspice语法
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