Verilog+Code

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2022-06-03 10 Verilog+Code

基于赛灵思fpga的ofdm通信系统基带处理的源代码，包含收发部分！

2022-06-22 2 Verilog+Code

viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。 (2

2022-12-28 4 Verilog+Code

基于FPGA 的异步FIFO设计，存储器宽度和深度可任意更改，含有时钟同步模块和格雷码计数

2023-03-04 1 Verilog+Code

2023-09-25 6 Verilog+Code

本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim

2024-05-01 5 Verilog+Code

在初步了解verilog的语法结构之后，通过此实验来进一步学习verilog语言

2024-08-20 3 Verilog+Code

·Verilog HDL：A Guide to Digital Design and

2024-09-20 2 Verilog+Code