60秒秒表设计
60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。...
VeriLog-HDL技术资料
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Verilog-HDL是数字系统设计中不可或缺的硬件描述语言，广泛应用于FPGA开发、ASIC设计及仿真验证。它支持行为级、寄存器传输级和门级建模，为复杂电路设计提供了强大的表达能力。掌握Verilog-HDL对于提升工程师在集成电路领域的竞争力至关重要。本站提供3279个精选Verilog-HDL资源，涵盖从基础教程到高级项目实例，助力您快速成长为数字设计专家。立即访问，开启您的专业成长之旅！
🔥 VeriLog-HDL热门资料
查看全部3279个资源 »本例是关于卷积码的一个简单算法
本例是关于卷积码的一个简单算法，用verilog HDL语言编写，整个文档包括了产生卷积的整个工程。...
FIFO 源程序
FIFO 源程序，verilog HDL实现，自己验证过，没问题...
设计带进位算术逻辑运算单元
设计带进位算术逻辑运算单元，根据74LS181功能表，用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能，编辑实验原理图，在算术逻辑单元原理图上，将其扩展为带进位的算术逻辑运算单元，对其进行编译，并设计波形对其进行仿真验证，最后下载验证...
i2c总线模拟
i2c总线模拟，verilog hdl编写的总线模拟控制程序...
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