Vivado时序约束
Synopsys' widely-used design constraints format, known as SDC, describes the "design intent" and sur...
VIVADO技术资料
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📚 VIVADO全部资料 (46个)
xilinx的SDC文件使用手册
xilinx的SDC文件使用手册，供vivado开发人员使用...
模5计数器verilog
verilog语言设计模5计数器，包括源程序和仿真程序，vivado软件可直接下载运行。...
pg058-blk-mem-gen
vivado Block MemoryGenerator v8.4 详细技术文档...
Xilinx FPGA设计权威指南 Vivado 2014集成开发环境 第3部分
Xilinx FPGA设计权威指南第3部分本资源较大，分为三个分别，全部下载完即可解压打开：part1：https://dl.21ic.com/download/fpga-441445.html&nb...
Xilinx FPGA设计权威指南 Vivado 2014集成开发环境 第2部分
Xilinx FPGA设计权威指南第2部分本资源较大，分为三个分别，全部下载完即可解压打开：part1：https://dl.21ic.com/download/fpga-441445.html&nb...
Xilinx FPGA设计权威指南 Vivado 2014集成开发环境 第1部分
Xilinx FPGA设计权威指南-何宾本资源较大，分为三个分别，全部下载完即可解压打开：part1：https://dl.21ic.com/download/fpga-441445.html&nbs...
ddr3应用讲解
ddr3应用讲解，包括在vivado中ddr3 ip核的建立过程以及相关程序讲解。...
DDR3_FIFO代码及设计文档
DDR3_FIFO代码及设计文档将DDR3封装成fifo，使用MIG ip core进行DDR3的读写操作，外部看是一个fifo接口，内部使用ip core，有详细的设计文档和代码能有查看。本代码在V...
Xilinx_FPGA设计权威指南_Vivado集成设计环境
经典FGPA学习书籍 Xilinx FPGA设计权威指南 Vivado集成设计环境全书共分8章，内容包括： Vivado设计导论、Vivado工程模式和非工程模式设计流程、Vivado调试流程、基于I...