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VHDL——N位加法器设计
基4算法的vhdl实现,蝶形变换等的详细设计
VHDL中关于generic的用法,及其testbench,可以使用Modelsim仿真查看其功能
运用VHDL语言编写的通用加法器语句和vhdl的基本知识
用VHDL语言编写的LDPC码硬件实现语言,相对于verilog的,比较简单
vhdl语言 和verilog hdl语言的测试程序编写
这个是用vhdl语言编写的除法器,仅仅供大家参考.
用vhdl语言实现乐曲演奏器的设计 这是学习VHDL语言的经典例子
用vhdl语言实现交通灯控制的设计 这是学习VHDL语言的经典例子
用vhdl语言实现序列检测器的设计 这是学习VHDL语言的经典例子
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