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自己设计的Smartcard功能模块，已经通过vcs仿真和FPGA验证，可以使用。...

📅 2013-08-26 👤 小鹏

Smartcard 模块

基于VHDL语言智力抢答器的设计本人的课程设计...

📅 2013-08-27 👤 CHINA526

VHDL 语言抢答器

用vhdl实现的除法器...

📅 2013-08-28 👤 wd450412225

vhdl 除法器

Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。...

📅 2013-08-28 👤 asdfasdfd

Verilog DDS 正弦信号发生器模块

本程序用VHDL语言编程实现FPGA对点阵液晶1602的驱动\r\n...

📅 2013-08-29 👤 一诺88

VHDL FPGA 1602 语言

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