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VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去.

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📅 2015-06-03 👤 英雄

VHDL 语言编写中断模块

uart的vhdl实现代码分模块设计和状态机设计不错的

uart的vhdl实现代码分模块设计和状态机设计不错的，用它没错...

📅 2014-01-26 👤 zhangliming420

uart vhdl 代码分

数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用.

数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用....

📅 2015-06-09 👤 cazjing

ERR_DECISION SYNPLIFY FILTER ADJUST

用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。

用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。...

📅 2015-06-16 👤 851197153

Maxplus Quartus VHDL 7128

四位全家器的VHDL语言模块

四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过...

📅 2015-06-21 👤 lwwhust

VHDL 家语言模块

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usb_new_rgen_ent.vhdl

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usb_new_device_handler_ent.vhdl

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usb_new_tx_sf_dpdm_rtl.vhdl

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usb_new_pck_commands.vhdl

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usb_new_pck_general.vhdl

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usb_new_pck_handlers.vhdl

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