VERilog

VERilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VERilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。[1]

使用RTL8019芯片进行以太网通讯的VERilog源代码.

使用RTL8019芯片进行以太网通讯的VERilog源代码.

标签： VERilog 8019 RTL 芯片

上传时间： 2016-04-22

上传用户：xiaoxiang
RS232 VERilog design

RS232 VERilog design

标签： VERilog design 232 RS

上传时间： 2013-12-23

上传用户：weixiao99
queue hardware deisgn with VERilog

queue hardware deisgn with VERilog

标签： hardware VERilog deisgn queue

上传时间： 2016-04-23

上传用户：gxrui1991
VERilog digital System design 2007 second edition

VERilog digital System design 2007 second edition

标签： VERilog digital edition System

上传时间： 2013-11-25

上传用户：ayfeixiao
初学cpu设计（完全教程）包括VERilog代码以及文档说明那个

初学cpu设计（完全教程）包括VERilog代码以及文档说明那个

标签： VERilog cpu 教程代码

上传时间： 2016-04-23

上传用户：独孤求源
一个可以综合的VERilog 写的FIFO存储器

一个可以综合的VERilog 写的FIFO存储器，word格式

标签： VERilog FIFO 存储器

上传时间： 2016-04-23

上传用户：天诚24
用VERilog实现ALU

用VERilog实现ALU，实现各种算术运算，逻辑运算，移位运算等

标签： VERilog ALU

上传时间： 2016-04-24

上传用户：妄想演绎师
是一個用VERilog寫成的加法器電路,可把七個元件加起來

是一個用VERilog寫成的加法器電路,可把七個元件加起來

标签： VERilog 加法器元件

上传时间： 2014-01-07

上传用户：zhangzhenyu
这是VERilog黄金参考指南的中文版本

这是VERilog黄金参考指南的中文版本，对学习VERilog有很大帮助！

标签： VERilog 版本

上传时间： 2014-01-09

上传用户：bibirnovis
Ethernet(以太网)VERilog ip core用VERilogHDL语言写的以太网软核

Ethernet(以太网)VERilog ip core用VERilogHDL语言写的以太网软核，对学习VERilog语言和以太网有很大帮助。

标签： VERilogHDL Ethernet VERilog core

上传时间： 2016-04-25

上传用户：sclyutian

VERilog

使用RTL8019芯片进行以太网通讯的VERilog源代码.

RS232 VERilog design

queue hardware deisgn with VERilog

VERilog digital System design 2007 second edition

初学cpu设计（完全教程）包括VERilog代码以及文档说明那个

一个可以综合的VERilog 写的FIFO存储器

用VERilog实现ALU

是一個用VERilog寫成的加法器電路,可把七個元件加起來

这是VERilog黄金参考指南的中文版本

Ethernet(以太网)VERilog ip core用VERilogHDL语言写的以太网软核