VERilog行为建模PDF中文版本 VERilog行为建模PDF中文版本
标签： VERilog 建模 版本
上传时间： 2014-01-27
上传用户：daguda
VERilog结构PDF中文版本 VERilog结构PDF中文版本
标签： VERilog 版本
上传时间： 2016-02-11
上传用户：semi1981
用VERilog编写crc校验码，包括8位，12位，16位，32位，非常实用
标签： VERilog crc 编写 校验码
上传用户：asddsd
Synchronous read write RAM VERilog。经过modelsim se仿真。
标签： Synchronous modelsim VERilog write
上传时间： 2013-12-19
上传用户：zhenyushaw
Content Addressable Memory 的VERilog源代码。经过modelsim仿真。
标签： Addressable modelsim Content VERilog
上传时间： 2013-12-31
上传用户：czl10052678
VERilog HDL 高级数字设计源码 _chapter4
标签： VERilog chapter HDL 数字设计
上传时间： 2014-01-03
上传用户：cooran
VERilog HDL 高级数字设计源码 _chapter5
上传时间： 2013-12-26
上传用户：agent
VERilogHDL_advanced_digital_design_code_Ch6 VERilog HDL 高级数字设计源码ch6
标签： VERilogHDL_advanced_digital_desig n_code_Ch VERilog HDL
上传时间： 2016-02-12
上传用户：lmeeworm
VERilogHDL_advanced_digital_design_code_Ch7 VERilog HDL 高级数字设计 源码ch7
上传时间： 2013-12-23
上传用户：ghostparker
VERilog golden reference guide.pdf
标签： reference VERilog golden guide
上传时间： 2014-01-25
上传用户：ma1301115706
