通过对LCD1602/LCD12864显示模块控制时序和指令集的对比分析，利用VERILOG hdl描述语言完成了多功能LCD显示控制模块的IP核设计．所设计的LCD显示控制器具有很好的可移植性，只需通过端口的使能参数配置便可以驱动LCD1602/LCD12864模块实现字符或图形的实时显示，并且该多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的验证．
上传时间： 2014-06-23
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手把手教你学CPLD/FPGA与单片机联合设计（前3章） 作者：周兴华；出版社： 北京航空航天大学出版社 内容简介：本书以实践（实验）为主线，以生动短小的实例为灵魂，穿插介绍了VERILOG hdl语言的语法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）设计开发编程。理论与实践紧密结合，由浅入深、循序渐进地引导读者进行学习、实验，这样读者学得进、记得牢，不会产生畏难情绪，无形之中就掌握了 CPLD／FPGA的联合设计。
上传时间： 2013-10-20
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基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C语言对MC8051 IP Core进行编程，以其作为控制核心，实现系统控制。在FPGA芯片中，利用VERILOG hdl语言进行编程，设计了以MC8051 IP Core为核心的控制模块、计数模块、锁存模块和LCD显示模块等几部分，实现了频率的自动测量，测量范围为0.1Hz~50MHz，测量误差0.01%。并实现测频率、周期、占空比等功能。
上传时间： 2013-10-14
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Verilog_HDL的基本语法详解（夏宇闻版）:VERILOG hdl是一种用于数字逻辑电路设计的语言。用VERILOG hdl描述的电路设计就是该电路的VERILOG hdl模型。VERILOG hdl既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的VERILOG hdl模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整VERILOG hdl模型是由若干个VERILOG hdl模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用VERILOG hdl语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 VERILOG hdl行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · VERILOG hdl语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 VERILOG hdl的构造性语句可以精确地建立信号的模型。这是因为在VERILOG hdl中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 VERILOG hdl作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习VERILOG hdl并不困难，我们只要对VERILOG hdl某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对VERILOG hdl中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
上传用户：青春给了作业95
主要介绍testbench的写法，很经典的好书
上传时间： 2014-01-05
上传用户：shanxiliuxu
提出一种基于FPGA的实时视频信号处理平台的设计方法，该系统接收低帧率数字YCbCr 视频信号，对接收的视频信号进行格式和彩色空间转换、像素和，利用片外SDRAM存储器作为帧缓存且通过时序控制器进行帧率提高，最后通过VGA控制模块对图像信号进行像素放大并在VGA显示器上实时显示。整个设计使用VERILOG hdl语言实现，采用Altera公司的EP2S60F1020C3N芯片作为核心器件并对功能进行了验证。
上传时间： 2013-11-10
上传用户：sjb555
NiosII软核处理器是Altera公司开发，基于FPGA操作平台使用的一款高速处理器，为了适应高速运动图像采集，提出了一种基于NiosII软核处理的步进电机接口设计，使用VERILOG hdl语言完成该接口设计，最后通过QuartusII软件，给出了实验仿真结果。
上传时间： 2014-12-28
上传用户：jiwy
fpga
上传时间： 2013-10-11
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学习FPGA的必备知识
上传时间： 2014-12-28
上传用户：jyycc
设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（VERILOG hdl），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。整个系统通过了Modelsim的仿真验证并在Terasic公司的DE2平台上完成了硬件测试。设计共消耗了3716个逻辑单元，最高处理速度可达92.93MHz。以50MHz频率工作时，可在0.5s以内完成一幅256×256指纹图像的增强处理。
上传时间： 2013-10-12
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