VERILOG设计全部资料 - 虫虫开发者社区

What is Verilog? &#10149 Verilog HDL is a Hardware Description Language (HDL) &#10149 Verilog HDL allows describe desi...

2017-02-18 34 VERILOG设计

2013-12-17 168 VERILOG设计

VIVADO下VERILOG学习计数器设计

2023-02-22 5 VERILOG设计

利用Verilog HDL语言设计了出租车计费器,使其具有时间显示、计费以及模拟出租车启动、停止、复位等功能,并设置了动态扫描电路显示车费和对应时间,显示了硬件描述语言Verilog-HDL设计数字逻辑电路的优越性.源程序经MAX+PLUS...

2023-03-12 9 VERILOG设计

2016-08-16 152 VERILOG设计

2015-02-16 74 VERILOG设计

FPGA Verilog,双向端口的研究,比较全,由ASSIGN和ALWAYS模块组成,测试可用

2013-08-22 104 VERILOG设计

I2C控制的VERILOG原码。从国外网站搞来的，比较实用。

2013-04-24 121 VERILOG设计

FPGA verilog，比较好的verilog源码，现提供给大家，供参考

2016-02-19 143 VERILOG设计

难得一见的IIC通信Verilog实现代码，完整展示FPGA中I2C协议的底层逻辑，适合初学者掌握IIC调试技巧。

2026-03-04 2 VERILOG设计

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