BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chip Designed with Xilinx XC2S300e Spartan 2+ FPGA. Implemented With BurchED B5-X300 FPGA board, B5-SRAM module, B5-CF module and B5-FPGA-CPU-IO module
标签： compatible 300 Spartan2e BurchED
上传时间： 2015-07-07
上传用户：star_in_rain
Verilog HDL的PLI子程序接口，用于与用户C程序在2个方向上传输数据，可用xilinx ISE，quartusii或modelsim仿真，
上传时间： 2013-12-09
上传用户：kr770906
我是VHDL的初学者，这是我自己编译的简单的几个VHDL码，功能有3-8解码器及其testbench,16位寄存器及其testbench和交通灯。 希望能和其他初学者一起讨论学习，并得到高手的指点
上传时间： 2013-12-20
上传用户：ouyangtongze
1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip
上传时间： 2015-07-13
上传用户：独孤求源
用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3
上传时间： 2013-12-12
上传用户：3到15
FM收音机的解码及控制器VHDL语言实现，Xilinx提供的．别谢我．
上传时间： 2015-07-17
上传用户：CHENKAI
16位的移位寄存器，加上testbench,可以在modelsim里面运行~
标签： 移位寄存器
上传时间： 2015-07-18
上传用户：璇珠官人
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库 的模块，仿真时该文件也要加入工程。
上传时间： 2014-01-05
上传用户：顶得柱
运算器的实现，即实验指导书中的实验一，文件中包含有原代码及端口设置（可变），用vrilog HDL编程，Xilinx ISE 6仿真，并在实际电路中得到实现．
标签： 运算器
上传时间： 2015-07-25
上传用户：hzy5825468
交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．
上传时间： 2015-07-25
上传用户：xg262122
