matlab有关的解法有限差分法的Matlab程序(椭圆型方程)
上传时间: 2014-01-17
上传用户:banyou
清华大学《数值分析A》-第05章.线性方程组-直接解法 Gauss消去法 列主元消去法 Gauss-Jordan LU分解 LL分解 LDL分解 清华大学《数值分析A》-第06章.线性方程组-迭代法 Jacobi Gauss-Seidel SOR
上传时间: 2016-08-27
上传用户:zhoujunzhen
基摘 推荐给好友 我要提问 帖子加分 生成帖子 置顶 推荐(加精) 取消推荐(加精) 锁定帖子 移动帖子 取消引用结帖去... 管理菜单 页面风格切换标准风格老版本论坛 如何将数值型字符转换为数字
上传时间: 2013-12-14
上传用户:qlpqlq
用VC++编写的凸多边形最优三角剖分的解法
上传时间: 2017-04-26
上传用户:我们的船长
对Windows系统产生的非常巨大的日志文件进行分累统计并进行格式打印.手动去搜索统计某个或几个你所关心事件或内容几乎不太可能。
上传时间: 2013-12-20
上传用户:yuzsu
基于模糊自动控制的分形滤波算法。通过计算分形维数选定滤波器实现自适应滤波去噪。
上传时间: 2014-01-07
上传用户:jcljkh
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间: 2013-12-17
上传用户:xg262122
当你认为你已经掌握了PCB 走线的特征阻抗Z0,紧接着一份数据手册告诉你去设计一个特定的差分阻抗。令事情变得更困难的是,它说:“……因为两根走线之间的耦合可以降低有效阻抗,使用50Ω的设计规则来得到一个大约80Ω的差分阻抗!”这的确让人感到困惑!这篇文章向你展示什么是差分阻抗。除此之外,还讨论了为什么是这样,并且向你展示如何正确地计算它。 单线:图1(a)演示了一个典型的单根走线。其特征阻抗是Z0,其上流经的电流为i。沿线任意一点的电压为V=Z0*i( 根据欧姆定律)。一般情况,线对:图1(b)演示了一对走线。线1 具有特征阻抗Z11,与上文中Z0 一致,电流i1。线2具有类似的定义。当我们将线2 向线1 靠近时,线2 上的电流开始以比例常数k 耦合到线1 上。类似地,线1 的电流i1 开始以同样的比例常数耦合到线2 上。每根走线上任意一点的电压,还是根据欧姆定律,
标签: 差分阻抗
上传时间: 2013-10-20
上传用户:lwwhust
作为嵌入式系统主控单元——单片机,其软件往往是一个微观的实时操作系统,且大部分是为某种应用而专门设计的。系统程序有实时过程控制或实时信息处理的能力,要求能够及时响应随机发生的外部事件并对该事件做出快速处理。而分时操作系统却是把CPU的时间划分成长短基本相同的时间区间,即“时间片”,通过操作系统的管理,把这些时间片依次轮流地分配给各个用户使用。如果某个作业在时间片结束之前,整个任务还没有完成,那么该作业就被暂停下来,放弃CPU,等待下一轮循环再继续做。此时CPU又分配给另一个作业去使用。由于计算机的处理速度很快,只要时间片的间隔取得适当,那么一个用户作业从用完分配给它的一个时间片到获得下一个CPU时间片,中间有所“停顿”;但用户察觉不出来,好像整个系统全由它“独占”似的。分时操作系统主要具有以下3个特点:① 多路性。用户通过各自的终端,可以同时使用一个系统。② 及时性。用户提出的各种要求,能在较短或可容忍的时间内得到响应和处理。③ 独占性。在分时系统中,虽然允许多个用户同时使用一个CPU,但用户之间操作独立,互不干涉。分时操作系统主要是针对小型机以上的计算机提出的。一般而言,微处理器(MPU)驱动的通用计算机,系统设计人员对每一台的最终具体应用都是不得而知的,因此,在价格允许的情况下,硬件设计务求CPU时钟尽可能的快;计算及管理能力尽可能的强;程序和数据存储器的容量尽可能的大;各种计算机外设的配接尽可能的详尽等等,特别是采用分时操作系统的机器,因为是一机多用户的管理系统,它的要求就更高了。相对而言,微控制器(MCU)俗称单片机,是一个单片集成系统,它将这些或那些计算机所需的外设,诸如程序和数据存储器、端口以及有关的子系统集成到一片芯片上。从硬件上,单片机系统与采用分时操作系统的计算机系统是无法比拟的。但是,在单片机系统的设计中,设计人员对其最终具体应用是一清二楚的,它的使用环境相对是单一固定的。所控制的过程的可预见性为分时系统思想的实现提供了可能性。具体一点就是:虽然单片机的CPU速度较低,但其任务是可预见的,这样作业调度将变得简单而无须占用很多的CPU时间,同时“时间片”的设计是具体而有针对性的,因此可变得很有效。一、单片机分时系统的设计单片机系统往往是一个嵌入式的控制系统,因此目前绝大部分的单片机系统还是一实时系统。能够真正体现分时系统的设计思想的往往是那些多路重复检测控制系统。即便是在这些多路重复检测控制系统中,它的实时性也是非常重要的。也就是说,在单片机系统中应用了分时系统设计思想,但其及时性应首先进行考虑。
上传时间: 2013-12-23
上传用户:佳期如梦
当你认为你已经掌握了PCB 走线的特征阻抗Z0,紧接着一份数据手册告诉你去设计一个特定的差分阻抗。令事情变得更困难的是,它说:“……因为两根走线之间的耦合可以降低有效阻抗,使用50Ω的设计规则来得到一个大约80Ω的差分阻抗!”这的确让人感到困惑!这篇文章向你展示什么是差分阻抗。除此之外,还讨论了为什么是这样,并且向你展示如何正确地计算它。 单线:图1(a)演示了一个典型的单根走线。其特征阻抗是Z0,其上流经的电流为i。沿线任意一点的电压为V=Z0*i( 根据欧姆定律)。一般情况,线对:图1(b)演示了一对走线。线1 具有特征阻抗Z11,与上文中Z0 一致,电流i1。线2具有类似的定义。当我们将线2 向线1 靠近时,线2 上的电流开始以比例常数k 耦合到线1 上。类似地,线1 的电流i1 开始以同样的比例常数耦合到线2 上。每根走线上任意一点的电压,还是根据欧姆定律,
标签: 差分阻抗
上传时间: 2013-11-10
上传用户:KSLYZ