//9488定时器B功能测试 9488定时器B功能测试B:DAMI调试通过: 9488 8位定时器B的使用 有关的I/O为三个:TBPWM(输出)(P1.0) 模式有:间隔定时功能,PWM模式 有定时中断:定时器B溢出中断
上传时间： 2017-06-01
上传用户：ryb
USBHostSlave is a USB 1.1 host and Device IP core. – Supports full speed (12Mbps) and low speed (1.5Mbps) operation. – USB Device has four endpoints, each with their own independent FIFO. – Supports the four types of USB data transfer control, bulk, interrupt, and isochronous transfers. – Host can automatically generate SOF packets. – 8-bit Wishbone slave bus interface. – FIFO depth configurable via paramters.
标签： speed USBHostSlave and Supports
上传时间： 2014-01-17
上传用户：sxdtlqqjl
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim. HSSDRC IP core is licensed under MIT License
标签： configurable controller universal adaptive
上传时间： 2017-06-25
上传用户：皇族传媒
This is is a bridge IP core to interface the Tensilica PIF bus protocol with the OpenCores WishBone. It currently supports single-cycle as well as burst transfer operations. The core has been tested in a master-PIF slave-WB configuration.
标签： Tensilica OpenCores interface the
上传时间： 2013-12-21
上传用户：gonuiln
Quartus中实现的DDS 使用的是altera提供的IP core
上传时间： 2017-06-27
上传用户：Breathe0125
Alera 的8051 IP core的示例文件5个
上传时间： 2017-07-09
上传用户：cylnpy
tutorial of xilinx ip core
上传时间： 2017-07-25
上传用户：集美慧
Quartus中fft ip core的使用(modelsim 仿真FFT ip core 结合QUARTUS II 联合调试)
标签： core modelsim Quartus QUARTUS
上传时间： 2017-07-31
上传用户：love1314
数字音频接口spdif ip core，verilog语言编写，带有testbench
标签： 数字音频接口
上传时间： 2022-05-17
上传用户：
1.有三根杆子A,B,C。A杆上有若干碟子 2.每次移动一块碟子,小的只能叠在大的上面 3.把所有碟子从A杆全部移到C杆上 经过研究发现，汉诺塔的破解很简单，就是按照移动规则向一个方向移动金片： 如3阶汉诺塔的移动：A→C,A→B,C→B,A→C,B→A,B→C,A→C 此外，汉诺塔问题也是程序设计中的经典递归问题
上传时间： 2016-07-25
上传用户：gxrui1991
