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SDrAM

同步动态随机存取内存（synchronousdynamicrandom-accessmemory，简称SDrAM）是有一个同步接口的动态随机存取内存（DRAM）。通常DRAM是有一个异步接口的，这样它可以随时响应控制输入的变化。而SDrAM有一个同步接口，在响应控制输入前会等待一个时钟信号，这样就能和计算机的系统总线同步。时钟被用来驱动一个有限状态机，对进入的指令进行管线(Pipeline)操作。这使得SDrAM与没有同步接口的异步DRAM(asynchronouSDrAM)相比，可以有一个更复杂的操作模式。

  • 基于FPGA的SDrAM设计

    原版的外文书，基于FPGA的SDrAM设计，相信大家都会感兴趣！

    标签： SDrAM FPGA

    上传时间： 2013-08-19

    上传用户：heart_2007

  • 基于SDR SDrAM(同步动态RAM) 作为主存储器的LED 显示系统的研究

    针对主控制板上存储器(SRAM) 存储的数据量小和最高频率低的情况,提出了基于SDR SDrAM(同步动态RAM) 作为主存储器的LED 显示系统的研究。在实验中,使用了现场可编程门阵列( FPGA) 来实现各模块的逻辑功能。最终实现了对L ED 显示屏的控制,并且一块主控制板最大限度的控制了256 ×128 个像素点,基于相同条件,比静态内存控制的面积大了一倍,验证了动态内存核[7 ]的实用性。

    标签： SDrAM SDR RAM LED

    上传时间： 2013-08-20

    上传用户：sjw920325

  • SDrAM控制模块；图象采集系统说明性稳当；DSP图象采集系统。SDrAM作为存储器。

    SDrAM控制模块；图象采集系统说明性稳当；DSP图象采集系统。SDrAM作为存储器。

    标签： SDrAM DSP 图象采集

    上传时间： 2013-08-23

    上传用户：plsee

  • SDrAM与DDR布线指南

    SDrAM与DDR布线指南

    标签： SDrAM DDR 布线

    上传时间： 2013-11-21

    上传用户：guobing703

  • 利用Virtex-6控制器提升DDR SDrAM的效率

    　　厂商把产品命名为DDR3-1600，则意味着该厂商将规定该SDrAM器件的峰值传输速率定为1，600MT/s。虽然这些器件确实能够达到所规定的传输速率，但在实际工作负载情况下却不能持续保持该速率。原因在于行地址冲突、数据总线转换损耗、写恢复等都会降低器件的峰值传输速率

    标签： Virtex SDrAM DDR 控制器

    上传时间： 2013-12-11

    上传用户：jkhjkh1982

  • SDrAM的原理和时序

    SDrAM的原理和时序 SDrAM内存模组与基本结构 我们平时看到的SDrAM都是以模组形式出现，为什么要做成这种形式呢？这首先要接触到两个概念：物理Bank与芯片位宽。1、 物理Bank 传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数 据容量就是CPU数据总线的位宽，单位是bit（位）。当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽 等同于CPU数据总线的位宽，而这个位宽就称之为物理Bank（Physical Bank，下文简称P-Bank）的位宽。所以，那时的内存必须要组织成P-Bank来与CPU打交道。资格稍老的玩家应该还记 得Pentium刚上市时，需要两条72pin的SIMM才能启动，因为一条72pin -SIMM只能提供32bit的位宽，不能满足Pentium的64bit数据总线的需要。直到168pin-SDrAM DIMM上市后，才可以使用一条内存开机。不过要强调一点，P-Bank是SDrAM及以前传统内存家族的特有概念，RDRAM中将以通道（Channel）取代，而对 于像Intel E7500那样的并发式多通道DDR系统，传统的P-Bank概念也不适用。2、 芯片位宽 上文已经讲到SDrAM内存系统必须要组成一个P-Bank的位宽，才能使CPU正常工作，那么这个P-Bank位宽怎么得到呢 ？这就涉及到了内存芯片的结构。 每个内存芯片也有自己的位宽，即每个传输周期能提供的数据量。理论上，完全可以做出一个位宽为64bit的芯片来满足P-Ban k的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。所以芯片的位宽一般都较小。台式机市场所用的SDrAM芯片 位宽最高也就是16bit，常见的则是8bit。这样，为了组成P-Bank所需的位宽，就需要多颗芯片并联工作。对于16bi t芯片，需要4颗（4×16bit=64bit）。对于8bit芯片，则就需要8颗了。以上就是芯片位宽、芯片数量与P-Bank的关系。P-Bank其实就是一组内存芯片的集合，这个集合的容量不限，但这个集合的 总位宽必须与CPU数据位宽相符。随着计算机应用的发展，

    标签： SDrAM 时序

    上传时间： 2013-11-04

    上传用户：zhuimenghuadie

  • 利用FPGA实现SDrAM控制器的设计

    FPGA的应用，SDrAM

    标签： SDrAM FPGA 控制器

    上传时间： 2014-12-28

    上传用户：aesuser

  • 基于FPGA的DDR2 SDrAM存储器用户接口设计

    使用功能强大的FPGA来实现一种DDR2 SDrAM存储器的用户接口。该用户接口是基于XILINX公司出产的DDR2 SDrAM的存储控制器，由于该公司出产的这种存储控制器具有很高的效率，使用也很广泛，可知本设计具有很大的使用前景。本设计通过采用多路高速率数据读写操作仿真验证，可知其完全可以满足时序要求，由综合结果可知其使用逻辑资源很少，运行速率很高，基本可以满足所有设计需要。

    标签： SDrAM FPGA DDR2 存储器

    上传时间： 2013-11-07

    上传用户：GavinNeko

  • SDrAM Controller

    SDrAM Controller

    标签： Controller SDrAM

    上传时间： 2013-12-14

    上传用户：zuozuo1215

  • ref sdr SDrAM vhdl代码

    ref-sdr-SDrAM-vhdl代码 SDR SDrAM Controller v1.1 readme.txt This readme file for the SDR SDrAM Controller includes information that was not incorporated into the SDR SDrAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.

    标签： SDrAM vhdl ref sdr

    上传时间： 2013-11-12

    上传用户：takako_yang

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