设计四 拔河游戏机 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管，开机后只有中间一个发亮，此即拔河的中心点。 3、 游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。 4、 亮点移到任一方终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。 5、 用数码管显示获胜者的盘数。 教学提示: 1、 按钮信号即输入的脉冲信号，每按一次按钮都应能进行有效的计数。 2、 用可逆计数器的加、减计数输入端分别接受两路脉冲信号，可逆计数器原始输出状态为0000，经译码器输出，使中间一只二极管发亮。 3、 当计数器进行加法计数时，亮点向右移；进行减法计数时，亮点向左移。 4、 由一个控制电路指示谁胜谁负，当亮点移到任一方终端时，由控制电路产生一个信号，使计数器停止计数。 5、 将双方终端二极管“点亮”信号分别接两个计数器的“使能”端，当一方取胜时，相应的计数器进行一次计数，这样得到双方取胜次数的显示。 6、 设置一个“复位”按钮，使亮点回到中心，取胜计数器也要设置一个“复位”按钮，使之能清零。
上传时间： 2015-06-08
上传用户：LouieWu
源代码\用动态规划算法计算序列关系个数 用关系"<"和"="将3个数a，b，c依次序排列时，有13种不同的序列关系： a=b=c,a=b<c,a<b=v,a<b<c,a<c<b a=c<b,b<a=c,b<a<c,b<c<a,b=c<a c<a=b,c<a<b,c<b<a 若要将n个数依序列，设计一个动态规划算法，计算出有多少种不同的序列关系， 要求算法只占用O(n),只耗时O(n*n).
上传时间： 2013-12-26
上传用户：siguazgb
硕士论文，viterbi译码器的低功耗设计，最后附带源码，VHDL
上传时间： 2013-12-23
上传用户：shanml
c语言版的多项式曲线拟合。 用最小二乘法进行曲线拟合. 用p－1 次多项式进行拟合，p<= 10 x,y 的第0个域x[0],y[0],没有用，有效数据从x[1],y[1] 开始 nNodeNum,有效数据节点的个数。 b,为输出的多项式系数，b[i] 为b[i-1]次项。b[0],没有用。 b,有10个元素ok。
上传时间： 2014-01-12
上传用户：变形金刚
【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF触发器】、【计数器】、【分频器】、【寄存器】、【状态机】
上传时间： 2015-06-16
上传用户：chenxichenyue
GAL设计的累加器，译码器的原代码。已经测试成功，并且生成可烧写的JED文件！
上传时间： 2015-07-06
上传用户：cc1015285075
EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒， 可发挥部分：使闹钟具有可整点报时与定时闹钟的功能。
上传时间： 2015-08-06
上传用户：zhangyi99104144
crc任意位生成多项式 任意位运算 自适应算法 循环冗余校验码(CRC，Cyclic Redundancy Code)是采用多项式的 编码方式，这种方法把要发送的数据看成是一个多项式的系数 ，数据为bn-1bn-2…b1b0 (其中为0或1)，则其对应的多项式为： bn-1Xn-1+bn-2Xn-2+…+b１X+b０ 例如：数据“10010101”可以写为多项式 X７+X４+X２+1。 循环冗余校验CRC 循环冗余校验方法的原理如下： (1) 设要发送的数据对应的多项式为P(x)。 (2) 发送方和接收方约定一个生成多项式G(x)，设该生成多项式 的最高次幂为r。 (3) 在数据块的末尾添加r个0，则其相对应的多项式为M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x)，获得商Q(x)和余式R(x)，则 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x)，采用模2运算，T(x)所对应的数据是在原数 据块的末尾加上余式所对应的数据得到的。 (6) 发送T(x)所对应的数据。 (7) 设接收端接收到的数据对应的多项式为T’(x)，将T’(x)除以G(x) ，若余式为0，则认为没有错误，否则认为有错。
上传时间： 2014-11-28
上传用户：宋桃子
将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。 将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。
上传时间： 2014-12-22
上传用户：lps11188
密码锁的VHDL实现，分为几个部分。包括除颤抖电路，译码器，等
上传时间： 2014-12-20
上传用户：标点符号
