高频
上传时间： 2013-10-12
上传用户：micheal158235
为了解决实现的瓶颈，Vivado 工具采用层次化器件编辑器和布局规划器、速度提升 了3 至 15 倍且为 SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升 了4 倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 (ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。 赛灵思vivado设计套件专题:http://www.elecfans.com/topic/tech/vivado/
标签： Integrator Final_IP vivado 视频
上传时间： 2013-10-12
上传用户：谁偷了我的麦兜
本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。
上传时间： 2014-01-12
上传用户：hj_18
xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能
上传时间： 2015-12-31
上传用户：ecooo
电路设计工具，完整源码，布局布线算法值得参考
上传时间： 2014-01-05
上传用户：bibirnovis
北大微电子学系于敦山老师的课件，介绍Verilog HDL、Cadence Verilog仿真器、可综合的Verilog HDL、设计举例、自动布局布线工具、Verilog的词汇约定等内容
标签： 微电子学
上传时间： 2013-11-25
上传用户：chenbhdt
linux中难点解答，100问，很经典的文档，建议保存。
标签： linux
上传时间： 2016-05-04
上传用户：fanboynet
使用Quartus II设计FPGA的应用设计实例 “\Example-b3-1\uart_regs\src”目录下为设计源文件 “\Example-b3-1\uart_regs\core”目录下为Altera的IP宏功能模块 “\Example-b3-1\uart_regs\sim\funcsim”目录下为功能仿真文件 “\Example-b3-1\uart_regs\sim\parsim”目录下为时序仿真文件 “\Example-b3-1\uart_regs\dev”目录下为工程文件（包含了约束、综合、布局布线的过程文件和结果文件）
标签： Example-b 61548 uart_regssrc Quartus
上传时间： 2016-07-18
上传用户：wlcaption
Xilinx－ISE辅助设计工具的中文使用说明，包括IP核生成器，布局布线器，FPGA底层编辑器，时序分析器，集成化逻辑分析工具，功率分析工具
上传时间： 2014-01-18
上传用户：zjf3110
本文设计的FPGA模块需要对GPS、便携打印机和串口数据进行处理，将详细介绍如何设计FPGA和不同外设之间的数据传输。同时，在RTL编码中，编写使综合与布局布线效果更佳的代码。
上传时间： 2016-10-02
上传用户：moerwang
