5分鐘學會使用CPLD,经典资料，有想学习CPLD的朋友有福了
上传时间： 2013-08-22
上传用户：xmsmh
Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
上传时间： 2013-08-28
上传用户：asdfasdfd
基于DSP+FPGA的扩频接收机快捕技术，一片技术文章
上传时间： 2013-08-29
上传用户：emhx1990
8051工作于11.0592MHZ,RAM扩展为128KB的628128,FlashRom扩展为128KB的AT29C010A\r\n 128KB的RAM分成4个区(Bank) 地址分配为0x0000-0x7FFF\r\n 128KB的FlashRom分成8个区(Bank) 地址分配为0x8000-0xBFFF\r\n 为了使8051能访问整个128KB的RAM空间和128KB的FlashRom空间,在CPLD内建两个寄存器\r\n RamBankReg和FlashRomBankReg用于存放高位地址
上传时间： 2013-08-30
上传用户：cainaifa
自己现在用的CPLD下载线，用74HC244芯片\r\n要注意设置下载模式
上传时间： 2013-08-31
上传用户：dancnc
本设计要实现一个具有预置数的数字钟的设计,具体要求如下:\r\n1. 正确显示年、月、日 \r\n2. 正确显示时、分、秒 \r\n3. 具有校时,整点报时和秒表功能 \r\n4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 \r\n
上传时间： 2013-09-01
上传用户：ysjing
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
标签： Differential Allegro Signal 差分信号
上传时间： 2013-09-04
上传用户：jennyzai
Allegro 是一套功能强大，但相对的也\r\n是一套相当复杂的系统，它提供许多的专\r\n属环境变量供使用者设定，让使用者可以\r\n自订一个专属于自己的Allegro 操作环境，\r\n让整个的Allegro 操作环境，可以随心所欲\r\n地调整成为个人的最佳工作平台，接下来\r\n将分两个章节，为读者介绍每个专属环境\r\n变量的用法。
上传时间： 2013-09-06
上传用户：cherrytree6
\r\n经典的Protel99se入门教程，孙辉著北京邮电大学出版社出版
上传时间： 2013-09-11
上传用户：Yukiseop
48MHz窄带射频功放电路
上传时间： 2013-10-16
上传用户：xymbian
