软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 闹钟设计
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无线通信FPGA设计-附书配套FPGA源码...
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异步FIFO是一种先进先出的电路,使用在需要产时数据接口的部分,用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中,由于时钟之间周期和相位完全独立,因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形...
FPGA设计,很有用,建议看看,虽然内容较多...