Modelsim+FPGA
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it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8
it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it...
2014-06-26
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附件 介绍了如何 使用compxlib命令编译Xilinx的ModelSim仿真库
附件 介绍了如何 使用compxlib命令编译Xilinx的ModelSim仿真库，创建这个仿真库对ISE调用modelsim是必不可少的一步,该法完全自动化，免去繁杂的手动操作，是创建这个仿真库最简洁的方法之一
2013-12-20
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夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是...
2014-01-08
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软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 闹钟设计
软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 闹钟设计
2017-05-04
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