用Verilog实现QPSK中的差分,扰码,串并,解差分,解扰码,解串并,用MUXPLUS2进行仿真 用Verilog实现QPSK中的差分,扰码,串并,解差分,解扰码,解串并,用MUXPLUS2进行仿真... 22 次
vhdl实现的计数器,可以从0记到999,该代码使用模块化设计思想,开发工具muxplus2 vhdl实现的计数器,可以从0记到999,该代码使用模块化设计思想,开发工具muxplus2... 175 次