基于M CORE微控制器的嵌入式系统从应用的角度出发，全面介绍了构成嵌人式系统的微控制器的结构和常用支撑硬件的原理以及设计开发方法。本书共 24章，分为3大部分。第 1部分（第 1～14章）介绍具有 32位 RISC CPU核的M·CORE微控制器的结构及原理，按模块分章，对各功能模块的原理及使用方法都有详尽的讲解。众所周知，微控制器种类繁多，虽然不同种类微控制器的CPU及内部功能模块有所不同，但基本原理（尤其是一些通用的功能）是一致的。第2部分（第15—19章）介绍嵌入式系统常用外围电路的原理及设计和使用方法，包括有：异步串行接口的互连及应用举例、同步串行总线及应用举例、液晶显示模块、液晶控制器、触摸屏及触摸屏控制器和各类存储器的应用举例。第3部分（第20—24章）介绍嵌人式系统的开发环境与软件开发，在讨论嵌人式系统软件开发的一般过程和开发工具需求的基础上，介绍M·CORE软件开发支持工具集、MMC2107微控制器评估板、M·CORE常用工具软件、QodeWarrior集成开发环境IDE及M·CORE的基本程序设计技术。 第1部分 M·COREM控制器的结构及原理 第1章 微控制器及其应用技术概述 1．1 微控制器的特点 1．2 微控制器技术的发展 1．3 M·CORE系列微控制器 l．3．1 MMC2107的特点及组成 1．3．2 MMC2107的引脚描述 1．3．3 MMC2107的系统存储器地址映射 第2章 M·CORE M210中央处理单元（CPU） 2．1 M·CORE处理器综述 2．1．1 M·CORE处理器的微结构 2．1．2 M·CORE处理器的编程模型 2．1．3 M·CORE的数据格式 2．1．4 M·CORE处理器的寄存器 2．2 M·CORE处理器指令系统简述 2. 2．l 指令类型和寻址方式
上传时间： 2013-10-28
上传用户：lhw888
用VHDL语言进行MCS－51兼容单片机ip核开发
上传时间： 2013-10-28
上传用户：nem567397
采用DSP处理器TMS320C6416T,基于AES分组密码算法和SPI总线实现IP视频电话加密通信。设计了系统硬件结构，选择了合理的加密算法和加密方式，提出了高效的通信机制和数据格式，分析了软硬件设计关键环节。
上传时间： 2013-10-11
上传用户：yuzhou229843982
对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员，他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发，将使现有IP在未来应用中得到更好的复用，也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用
上传时间： 2013-11-20
上传用户：lnnn30
QuartusII中利用免费IP核的设计 作者：雷达室 以设计双端口RAM为例说明。 Step1：打开QuartusII，选择File—New Project Wizard，创建新工程，出现图示对话框，点击Next；
上传时间： 2014-12-28
上传用户：fghygef
基于FPGA的GPIB接口IP核的研究与设计
上传时间： 2013-11-04
上传用户：bensonlly
ISE新建工程及使用IP核步骤详解
上传时间： 2013-11-18
上传用户：peterli123456
以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
上传时间： 2013-11-06
上传用户：songkun
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上传时间： 2013-11-15
上传用户：lyy1234
This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上传时间： 2013-11-14
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