本文首先介绍了主流8位MCU(微控制器)的通用架构，通过比较分析主流国际MCU半导体供应商的MCU产品，结合作者在德国英飞凌公司的项目实践，分析了英飞凌XC866系列8位MCU的架构特点和功能特性。在此基础上，介绍了该MCU芯片的系统集成方法，以及组成模块的架构和功能。 LlN协议是当前广泛应用的车载局部互连协议，作为英飞凌XC866MCU上很关键的一个外围IP，本论文在介绍了MCU架构基础上，设计实现了LlN控制器。LIN协议是UART在数据链路层上的扩展，其关键是LlN协议数据链路层的检测实现。本文给出了一种可靠，高效的协议检测机制，从而使软件和硬件更好配合工作完成协议检测。在完成LlN控制器设计后，本文结合了XC866ADC的架构，介绍了ADC模拟和系统的数字接口概念和实现要点，介绍了如何考虑分析选择合理的数字接口方案。论文最后以XC866的系统架构为基础，提出了一种高效的基于FPGA的IP原型验证平台方案，并以LlN控制器作为验证这一平台的IP，在FPGA上成功的实现了验证方案。论文同时介绍了从SOC设计向FPGA原型验证转换时的处理方法及工程经验，介绍了MCU及验证平台的测试平台思想，以及基于FPGA原型和逻辑分析仪实时测试的MCU固件代码覆盖率测试方法。 目前8位MCU在中低端的应用越来越广泛，特别是目前发展迅速的汽车电子和消费电子领域。因此对MCU架构的不断研究和提高，对更多面向应用领域的IP的研究和设计，以及如何更快速的实现芯片验证将极大的推动MCU在各个领域的应用和推广，将产生极大的经济和应用价值。
上传时间： 2013-07-14
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8255内部包括三个并行数据输入/输出端口，两个工作方式控制电路，一个读/写控制逻辑电路和8位总线缓冲器。各部分功能概括如下： （1）端口A、B、CA口：是一个8位数据输
上传时间： 2013-05-21
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射频识别技术(RFID)是一种通过电磁耦合方式工作的无线识别系统，具有保密性强、无接触式信息传递等特点，目前广泛应用于物流、公共交通、门禁控制等与人们生活密切相关的方方面面。 本论文的目的是开发出一款读卡终端设备，支持IS014443标准中规定的TypeA、Type B两种类型的卡，具有高级扩展功能，也可以在硬件基础上进行增减，以适应不同场合的需要。 读卡器设计中采用嵌入式芯片为处理核心，读卡功能采用射频读卡芯片实现。读卡器终端具有网络接口、USB接口和触摸屏接口。软件上采用移植嵌入式系统并添加任务的模式实现读卡器的各功能。通过对软硬件的调试实现了RYID读卡器原理样机的硬件与软件平台构律。
上传时间： 2013-06-12
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随着电信数据传输对速率和带宽的要求变得越来越迫切,原有建成的网络是基于话音传输业务的网络,已不能适应当前的需求.而建设新的宽带网络需要相当大的投资且建设工期长,无法满足特定客户对高速数据传输的近期需求.反向复用技术是把一个单一的高速数据流在发送端拆散并放在两个或者多个低速数据链路上进行传输,在接收端再还原为高速数据流.该文提出一种基于FPGA的多路E1反向复用传输芯片的设计方案,使用四个E1构成高速数据的透明传输通道,支持E1线路间最大相对延迟64ms,通过链路容量调整机制,可以动态添加或删除某条E1链路,实现灵活、高效的利用现有网络实现视频、数据等高速数据的传输,能够节省带宽资源,降低成本,满足客户的需求.系统分为发送和接收两部分.发送电路实现四路E1的成帧操作,数据拆分采用线路循环与帧间插相结合的方法,A路插满一帧(30时隙)后,转入B路E1间插数据,依此类推,循环间插所有的数据.接收电路进行HDB3解码,帧同步定位(子帧同步和复帧同步),线路延迟判断,FIFO和SDRAM实现多路数据的对齐,最后按照约定的高速数据流的帧格式输出数据.整个数字电路采用Verilog硬件描述语言设计,通过前仿真和后仿真的验证.以30万门的FPGA器件作为硬件实现,经过综合和布线,特别是写约束和增量布线手动调整电路的布局,降低关键路径延时,最终满足设计要求.
上传时间： 2013-07-16
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随着电子技术和EDA技术的发展,大规模可编程逻辑器件PLD(Programmable Logic Device)、现场可编程门阵列FPGA(Field Programmable Gates Array)完全可以取代大规模集成电路芯片,实现计算机可编程接口芯片的功能,并可将若干接口电路的功能集成到一片PLD或FPGA中.基于大规模PLD或FPGA的计算机接口电路不仅具有集成度高、体积小和功耗低等优点,而且还具有独特的用户可编程能力,从而实现计算机系统的功能重构.该课题以Altera公司FPGA(FLEX10K)系列产品为载体,在MAX+PLUSⅡ开发环境下采用VHDL语言,设计并实现了计算机可编程并行接芯片8255的功能.设计采用VHDL的结构描述风格,依据芯片功能将系统划分为内核和外围逻辑两大模块,其中内核模块又分为RORT A、RORT B、OROT C和Control模块,每个底层模块采用RTL(Registers Transfer Language)级描述,整体生成采用MAX+PLUSⅡ的图形输入法.通过波形仿真、下载芯片的测试,完成了计算机可编程并行接芯片8255的功能.
上传时间： 2013-06-08
上传用户：asddsd
结合视频压缩的理论以及IP核设计中对于仿真验证的要求,本文设计了视频压缩IP核FPGA仿真验证平台.其硬件子平台以Xilinx公司XC2V3000为核心,针对视频压缩IP核应用仿真要求设计外围电路,构建一个视频压缩IP核的硬件仿真原型,采用运行于上位机上的控制和驱动软件作为软件解码子平台.同时还设计了完全独立于硬件之外的ModelSim软件仿真验证平台.以FPGA仿真验证平台为载体,本文设计了基于H.263协议的视频压缩IP核.经过ModelSim下的软件平台仿真调试与硬件平台调试相结合的手段,作者完成了视频压缩IP核的仿真验证.
上传时间： 2013-05-31
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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cadence 15.7安装步骤及方法安装步骤： 1、 证书生成 a、双击Crack->keygen.exe， b、HO
上传时间： 2013-07-26
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单片微型计算机(单片机)是将微处理器CPU、程序存储器、数据存储器、定时/计数器、输入/输出并行接口等集成在一起。由于单片机具有专门为嵌入式系统设计的体系结构与指令系统，所以它最能满足嵌入式系统的应用要求。Intel公司生产的MCS-51系列单片机是我国目前应用最广的单片机之一。 随着可编程逻辑器件设计技术的发展，每个逻辑器件中门电路的数量越来越多，一个逻辑器件就可以完成本来要由很多分立逻辑器件和存储芯片完成的功能。这样做减少了系统的功耗和成本，提高了性能和可靠性。FPGA就是目前最受欢迎的可编程逻辑器件之一。IP核是将一些在数字电路中常用但比较复杂的功能块，设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。 本课题结合FPGA与8051单片机的优点，主要针对以下三个方面研究： (1)FPGA开发平台的硬件实现选用Xilinx公司的XC3S500E-PQ208-4-C作为核心器件，采用Intel公司的EEPROM芯片2816A和SRAM芯片6116作为片内程序存储器，搭建FPGA的硬件开发平台。 (2)用VHDL语言实现8051IP核分析研究8051系列单片机内部各模块结构以及各部分的连接关系，实现了基于FPGA的8051IP核。主要包括如下几个模块：CPU模块、片内数据存储器模块、定时/计数器模块、并行端口模块、串行端口模块、中断处理模块、同步复位模块等。 (3)基于FPGA的8051IP核应用用所设计的8051IP核，实现了对一个4×4键盘的监测扫描、键盘确认、按键识别等应用。
上传时间： 2013-04-24
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本论文以开发基于ARM核的USB2.0-AHB接口IP此项目为依托，致力于在Windows XP操作系统上使用DDK(Driver Development Kit)设计和开发一个基于WDM的主机端驱动程序。开发该驱动程序的目的是为了对该IP进行FPGA测试以及配合设备端驱动程序的开发，该驱动程序能够完成即插即用功能，块传输，同步传输，控制传输以及对Flash的操作五项主要功能。 论文首先介绍了基于WDM的USB驱动程序设计原理，其中包括了从结构到通信流对USB主机系统的介绍，编写WDM驱动程序的基础理论(主要介绍了数个相关的重要概念、驱动程序的基本组成)，以及在开发对Flash操作的例程会使用到的Mass Storage类协议的简要介绍。在介绍设计原理后，论文从总体的系统应用环境和结构蓟数据传输、内部模块以及软硬件体系结构几个方面简要描述了该IP的系统设计。接着论文通过分析主机端驱动程序功能需求，提出了驱动程序的总体构架以及分步式的设计流程，具体步骤是先实现驱动程序的正常加载以及基本PnP功能，然后实现块传输、同步传输以及控制传输，最后完成对Flash操作例程的设计。随后论文详细阐述了对上述五项主要功能模块的设计；其中对Flash操作例程的设计是难点，作者通过分析Bulk-Only协议和UFI命令规范，提出程序的详细设计方案。论文最后简要介绍了调试驱动程序的方法，以及驱动程序的测试内容、部分测试结果以及测试结论。 本论文研究对象为基于ARM核的USB2.0-AHB接口IP主机端驱动程序，因为其研究主体是一个基于WDM的主机端驱动程序，因此有其普遍性；但是它以开发基于ARM核的USB2.0-AHB接口IP这个项目为依托，其目的是为项目服务，因此它有其特殊性。它是一项既有普遍性又有特殊性的研究。
上传时间： 2013-05-19
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