FPGA 设计不再像过去一样只是作为“胶连逻辑 (Gluelogic)”了，由于其复杂度逐年增加，通常还会集成极富挑战性的 IP 核，如 PCI Express® 核等。新型设计中的复杂模块即便不作任何改变也会在满足 QoR(qualityof-result) 要求方面遇到一些困难。保留这些模块的时序非常耗时，既让人感到头疼，往往还徒劳无功。设计保存流程可以帮助客户解决这一难题，既可以让他们满足设计中关键模块的时序要求，又能在今后重用实现的结果，从而显著减少时序收敛过程中的运行次数。
上传时间： 2013-11-04
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专用集成电路( ASIC )的出现 ASIC的提出和发展说明集成电路进入了一个新阶段。 通用的、标准的集成电路已不能完全适应电子系统的急剧变化和更新换代。各个电子系统厂家都希望生产出具有自己特色的合格产品，只有ASIC产品才能达到这种要求。这也就是自80年代中期以来，ASIC得到广泛重视的根本原因。 ASIC电路的蓬勃发展推动着设计方法和设计工具的完善，同时也促进着系统设计人员与芯片设计人员的结合和相互渗透。 FPGA的发展：IC-〉ASIC-〉FPGA FPGA分类、结构、设计流程，FPGA设计工具： VHDL Verilog VHDL的仿真 VHDL的综合 FPGA实现过程 FPGA实现高性能DSP FPGA嵌入式系统设计
上传时间： 2013-11-06
上传用户：lanjisu111
在基于ASIC或FPGA的设计中，设计人员必须认真考虑某些性能标准，他们面临的挑战主要体现在面积、速度和功耗方面。 与ASIC一样，供应商在FPGA设计中也需要应对面积和速度的挑战。随着门数不断增加，FPGA需要更大的面积和尺寸来适应更多的应用，设计工具需要采用更好的算法以便更有效地利用面积。不断演进的FPGA技术也给设计人员带来一系列新的挑战，电源利用率就是其中之一，这对于为手持或便携式设备设计基于FPGA的嵌入式系统来说是急需解决的问题。
上传时间： 2013-11-14
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
采用Xlinx公司的Virtex5系列FPGA设计了一个用于多种高速串行协议的数据交换模块,并解决了该模块实现中的关键问题.该交换模块实现4X模式RapidIO协议与4X模式PCI Express协议之间的数据交换,以及自定义光纤协议与4X模式PCI Express协议之间的数据交换,实现了单字读写以及DMA操作,并提供高速稳定的传输带宽.
上传时间： 2013-10-12
上传用户：rnsfing
随着FPGA技术的发展，FPGA设计已不再只是硬件电路的设计，而是包含处理器、外围组件和接口逻辑在内的完整数字系统，同时在处理器中编程完成嵌入式代码的FPGA“软”设计。与传统的主要基于硬件描述语言进行FPGA设计开发不同，本文在电路设计软件Altium Designer开发环境下，结合Xilinx公司的ISE设计软件，在Altium Designer的创新电子设计平台NanoBoard 3000上，设计实现了基于Altium Designer特有的系统级设计方法OpenBus系统的32位处理器控制LED的FPGA嵌入式设计。
上传时间： 2013-11-09
上传用户：亚亚娟娟123
描述了基于FPGA的FIR滤波器设计。根据FIR的原理及严格线性相位滤波器具有偶对称的性质给出了FIR滤波器的4种结构，即直接乘加结构、乘法器复用结构、乘累加结构、DA算法。在本文中给出上述几种算法的结构框图，并通过FPGA编程实现上述几种算法，并给出所用的资源来比较各种算法的优劣。
上传时间： 2013-10-30
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电子发烧友网核心提示：Altera公司昨日宣布，在业界率先在28 nm FPGA器件上成功测试了复数高性能浮点数字信号处理（DSP）设计。独立技术分析公司Berkeley设计技术有限公司（BDTI）验证了能够在 Altera Stratix V和Arria V 28 nm FPGA开发套件上简单方便的高效实现Altera浮点DSP设计流程，同时验证了要求较高的浮点DSP应用的性能。本文是BDTI完整的FPGA浮点DSP分析报告。 Altera的浮点DSP设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL设计更迅速的实现并验证复数浮点算法。这一设计流程非常适合设计人员在应用中采用高性能 DSP，这些应用包括，雷达、无线基站、工业自动化、仪表和医疗图像等。
上传时间： 2015-01-01
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电子发烧友网：针对目前电子发烧友网举办的“玩转FPGA：iPad2，赛灵思开发板等你拿”，小编在电话回访过程中留意到有很多参赛选手对Xilinx 公司的FPGA及其设计流程不是很熟悉，所以特意在此整理了一些相关知识，希望对大家有所帮助。当然也希望Xilinx FPGA爱好者能跟我们一起来探讨学习！ 本文主要帮助大家熟悉利用ISE进行Xilinx 公司FPGA 代码开发的基本流程。主要是帮助初学者了解和初步掌握 ISE 的使用，不需要 FPGA 的开发基础，所以对每个步骤并不进行深入的讨论。 图 实例显示成果图
上传时间： 2013-10-16
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Actel、Altera、Lattice Semiconductor和Xilinx是目前业界最主要的四大FPGA供应商，为了 帮助中国的应用开发工程师更深入地了解FPGA的具体设计诀窍，我们特别邀请到了Altera系统应用 工程部总监Greg Steinke、Xilinx综合方法经理Frederic Rivoallon、Xilinx高级技术市场工程师 Philippe Garrault、Xilinx产品应用工程部高级经理Chris Stinson、Xilinx IP解决方案工程部总 监Mike Frasier、Lattice Semiconductor应用工程部总监Bertrand Leigh和软件产品规划经理Mike Kendrick、Actel公司硅产品市场总监Martin Mason和应用高级经理Jonathan Alexander为大家传经 授道。 他们将就一系列大家非常关心的关键设计问题发表他们的独到见解，包括：什么是目前FPGA应用工 程师面对的最主要设计问题？如何解决？当开始一个新的FPGA设计时，你们会推荐客户采用什么样 的流程？对于I/O信号分布的处理，你们有什么建议可以提供 给客户？如果你的客户准备移植到另外一个FPGA、ASIC和结构化ASIC之间进行抉择？(下)">结构化 ASIC或ASIC，你会建议你的客户如何做？
上传时间： 2013-10-21
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