FPGA开发全攻略

Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

上传用户：maqianfeng
基于FPGA的新型高性能永磁同步电机驱动系统设计

为了研制高性能的全数字永磁同步电机驱动系统，本文提出了一种基于FPGA的单芯片驱动控制方案。它采用硬件模块化的现代EDA设计方法，使用VHDL硬件描述语言，实现了永磁同步电机矢量控制系统的设计。方案包括矢量变换、空间矢量脉宽调制(SVPWM)、电流环、速度环以及串行通讯等五部分。经过仿真和实验表明，系统具有良好的稳定性和动态性能，调节转速的范围可以达到0.5r/min~4200r/min，对干扰误差信号具有较强的容错性，能够满足高性能的运动控制领域对永磁同步电机驱动系统的要求。

标签： FPGA 性能永磁同步电机驱动

上传时间： 2013-10-13

上传用户：fdmpy
基于FPGA 的千兆以太网的设计

摘要：本文简要介绍了Xilinx最新的EDK9.1i和ISE9.1i等工具的设计使用流程，最终在采用65nm工艺级别的Xilinx Virtex-5 开发板ML505 上同时设计实现了支持TCP/IP 协议的10M/100M/1000M 的三态以太网和千兆光以太网的SOPC 系统,并对涉及的关键技术进行了说明。关键词：FPGA；EDK；SOPC；嵌入式开发；EMAC；MicroBlaze 本研究采用业界最新的Xilinx 65ns工艺级别的Virtex-5LXT FPGA 高级开发平台，满足了对于建造具有更高性能、更高密度、更低功耗和更低成本的可编程片上系统的需求。Virtex-5以太网媒体接入控制器(EMAC)模块提供了专用的以太网功能，它和10/100/1000Base-T外部物理层芯片或RocketIOGTP收发器、SelectIO技术相结合，能够分别实现10M/100M/1000M的三态以太网和千兆光以太网的SOPC 系统。

标签： FPGA 千兆以太网

上传时间： 2013-10-14

上传用户：sun_pro12580
基于FPGA的高速串行传输接口研究与实现

摘　要:介绍了FPGA最新一代器件Virtex25上的高速串行收发器RocketIO。基于ML505开发平台构建了一个高速串行数据传输系统,重点说明了该系统采用RocketIO实现1. 25Gbp s高速串行传输的设计方案。实现并验证了采用FPGA完成千兆串行传输的功能目标,为后续采用FPGA实现各种高速协议奠定了良好的基础。关键词: FPGA;高速串行传输; RocketIO; GTP 在数字系统互连设计中,高速串行I/O技术取代传统的并行I/O技术成为当前发展的趋势。与传统并行I/O技术相比,串行方案提供了更大的带宽、更远的距离、更低的成本和更高的扩展能力,克服了并行I/O设计存在的缺陷。在实际设计应用中,采用现场可编程门阵列( FPGA)实现高速串行接口是一种性价比较高的技术途径。

标签： FPGA 高速串行传输接口

上传时间： 2013-11-22

上传用户：lingzhichao
基于FPGA 的单精度浮点数乘法器设计

设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证.

标签： FPGA 精度浮点数乘法器设计

上传时间： 2013-10-09

上传用户：xjy441694216
基于FPGA的多路高速串并转换器设计

高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES

标签： FPGA 多路串并转换

上传时间： 2013-11-03

上传用户：王小奇
FPGA应用开发入门与典型实例

《FPGA应用开发入门与典型实例》

标签： FPGA 应用开发典型

上传时间： 2013-11-12

上传用户：xhz1993
ZE5开发板资料(超全)

ZE5开发板资料(超全)

标签： ZE5 开发板

上传时间： 2014-01-06

上传用户：hbsunhui
[CPLD-FPGA]《深入浅出玩转FPGA视频学习课程》35讲全[wmv]

[CPLD-FPGA]《深入浅出玩转FPGA视频学习课程》35讲全[wmv] 附件比较大所以整理了视频迅雷种子。

标签： CPLD-FPGA FPGA wmv 视频

上传时间： 2013-10-11

上传用户：23333
《FPGA应用开发入门与典型实例》华清远见10年特献版

作者：华清远见嵌入式学院。华清远见10年特献《FPGA应用开发入门与典型实例》

标签： FPGA 应用开发典型

上传时间： 2013-12-25

上传用户：Avoid98