标签: Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
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本例程为简易分频器(用计数器采集外部脉冲)。实验前,请用排线(杜邦线)将TX-1C学习板的P1^0管脚与P3^5(T1)管脚相连。因为P1^0用来模拟外界波形输入,它提供周期为100ms的方波,与T1管脚相连后,T1可对其进行周期计数。程序...
本文设计和实现了基于FPGA的数字下变频器DDC,用于宽带数字中频软件无线电接收机中。采用自上向下的模块化设计方法,将DDC的功能划分为基本单元,实现这些功能模块并组成模块库。在具体应用时,优化配置各个模块来满足具体无线通信系统性能的要求。...
应用FPGA,采用PLL频率合成技术,设计出半整数\整数频率合成器,输出范围为1Khz-999.5Khz,步进频率可达到0.5Khz,经过验证性能很好!
本文设计和实现了基于FPGA的数字下变频器DDC,用于宽带数字中频软件无线电接收机中。采用自上向下的模块化设计方法,将DDC的功能划分为基本单元,实现这些功能模块并组成模块库。在具体应用时,优化配置各个模块来满足具体无线通信系统性能的要求。...