ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）
上传时间： 2014-11-09
上传用户：hakim
This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDRAM and 2 Mbyte of SSRAM. As of this time, the DDR interface only works up to 120 MHz. At 130, DDR data can be read but not written. NOTE: the test bench cannot be simulated with DDR enabled because the Altera pads do not have the correct delay models. * How to program the flash prom with a FPGA programming file 1. Create a hex file of the programming file with Quartus. 2. Convert it to srecord and adjust the load address: objcopy --adjust-vma=0x800000 output_file.hexout -O srec fpga.srec 3. Program the flash memory using grmon: flash erase 0x800000 0xb00000 flash load fpga.srec
标签： Development Startix2 tailored Altera
上传时间： 2014-01-19
上传用户：chongcongying
verilog hdl coding DDR sdram control for fpga
标签： verilog control coding sdram
上传时间： 2013-12-17
上传用户：wangchong
华为、上海贝尔、台湾神达电脑的电路板PCB布线的规范，对跨入电路板硬件设计领域是一个捷径，养成良好的布局布线习惯将受益无穷啊，三家公司的布线规范供你参考
上传时间： 2015-12-11
上传用户：zyt
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上传时间： 2014-01-13
上传用户：xc216
布线问题(分支限界算法应用)
上传时间： 2013-12-25
上传用户：xinzhch
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上传时间： 2013-12-25
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上传时间： 2015-12-26
上传用户：chongcongying
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上传时间： 2013-12-15
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pcb布线经验总结精华
上传时间： 2014-01-16
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