这个连接池是直接从JIVE中取出来的，进行了一下修改，使得连接参数直接在程序中设定而不是从属性文件中读取。 [b]用法：[/b] 先设定自己的连接参数，在DbConnectionDefaultPool.java文件的loadProperties方法中。注意你也需要设定连接池的log文件的存放位置。
上传时间： 2016-11-21
上传用户：TF2015
找一个最小的自然数，使它等于不同的两组三个自然数的三次幂之和，即找最小的x，使得：x=a*a*a+b*b*b+c*c*c = d*d*d+e*e*e+f*f*f 其中，a,b,c,d,e,f都是自然数,a<=b<=c, d<=e<=f [a,b,c]!=[d,e,f] 进一步，是否还存在另外一个自然数满足上述条件，可能的话请输出其结果
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上传时间： 2017-05-16
上传用户：vodssv
用李群知识和旋量理论描述了串联机器人的刚体运动，建立了机器人运动学关系的算法，并利用软件Mathematiea进行了算法的实现；选取了具有代表性的串联机器人进行了运动学关系的分析，对算法和程序进行了验证；最后将运动学关系式的旋量指数积方法与传统的D-H参数方法进行了比较分析，从运动学参数的几何描述以及运动学关系式对后期分析的影响2个方面分别阐述了旋量指数 积描述方法的优势。
上传时间： 2016-01-14
上传用户：duanjianbo3330
ARINC429总线协议是美国航空电子工程委员会(Airlines Engineering Committee)于1977年7月提出的，并于同年发表并获得批准使用，它的全称是数字式信息传输系统(Digital Information Transmission System ) 。协议标准规定了航空电子设备及有关系统间的数字信息传输要求。ARINC429广泛应用在先进的民航客机中，如B-737、B-757、B-767，俄制军用飞机也选用了类似的技术。 ARINC429总线结构简单、性能稳定，抗干扰性强。最大的优势在于可靠性高。飞机上的ARINC429数据总线，用于在系统和设备之间传送上千种不同类型的参数，如航向、真空速、马赫数等。
标签： 429总线协议
上传时间： 2016-08-17
上传用户：w50403
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
上传用户：ydd3625
特点(FEATURES) 精确度0.1%满刻度 (Accuracy 0.1%F.S.) 可作各式数学演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 类比输出功能(16 bit DAC isolating analog output function) 输入/输出1/输出2绝缘耐压2仟伏特/1分钟(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 宽范围交直流两用电源设计(Wide input range for auxiliary power) 尺寸小,稳定性高(Dimension small and High stability)
上传时间： 2013-11-24
上传用户：541657925
a_bit equ 20h ;个位数存放处 b_bit equ 21h ;十位数存放处 temp equ 22h ;计数器寄存器 star: mov temp,#0 ;初始化计数器 stlop: acall display inc temp mov a,temp cjne a,#100,next ;=100重来 mov temp,#0 next: ljmp stlop ;显示子程序 display: mov a,temp ;将temp中的十六进制数转换成10进制 mov b,#10 ;10进制/10=10进制 div ab mov b_bit,a ;十位在a mov a_bit,b ;个位在b mov dptr,#numtab ;指定查表启始地址 mov r0,#4 dpl1: mov r1,#250 ;显示1000次 dplop: mov a,a_bit ;取个位数 MOVC A,@A+DPTR ;查个位数的7段代码 mov p0,a ;送出个位的7段代码
上传时间： 2013-11-06
上传用户：lx9076
第八章 labview的编程技巧 本章介绍局部变量、全局变量、属性节点和其他一些有助于提高编程技巧的问题，恰当地运用这些技巧可以提高程序的质量。 ８．１ 局部变量 严格的语法尽管可以保证程序语言的严密性，但有时它也会带来一些使用上的不便。在labview这样的数据流式的语言中，将变量严格地分为控制器（Control）和指示器（Indicator），前者只能向外流出数据，后者只能接受流入的数据，反过来不行。在一般的代码式语言中，情况不是这样的。例如我们有变量a、b和c，只要需要我们可以将a的值赋给b，将b的值赋给c等等。前面所介绍的labview内容中，只有移位积存器即可输入又可输出。另外，一个变量在程序中可能要在多处用到，在图形语言中势必带来过多连线，这也是一件烦人的事。还有其他需要，因此labview引入了局部变量。
上传时间： 2013-10-27
上传用户：xieguodong1234
源代码\用动态规划算法计算序列关系个数 用关系"<"和"="将3个数a，b，c依次序排列时，有13种不同的序列关系： a=b=c,a=b<c,a<b=v,a<b<c,a<c<b a=c<b,b<a=c,b<a<c,b<c<a,b=c<a c<a=b,c<a<b,c<b<a 若要将n个数依序列，设计一个动态规划算法，计算出有多少种不同的序列关系， 要求算法只占用O(n),只耗时O(n*n).
上传时间： 2013-12-26
上传用户：siguazgb
