CPLD时序全部资料 - 虫虫开发者社区

2016-03-16 122 CPLD时序

一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。（1）倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现...

2013-12-01 94 CPLD时序

2015-07-26 160 CPLD时序

lattice cpld优化技巧资料，无需密码，下载即用！

2014-01-25 43 CPLD时序

fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用

2014-11-06 50 CPLD时序

CPLD(FPGA)的开发与应用，一本非常值得一看的书籍。

2014-12-03 109 CPLD时序

该文件用在CPLD上的，和C语言很接近，5位的计数器一个。

2015-03-13 179 CPLD时序

2013-11-26 39 CPLD时序

2013-10-23 84 CPLD时序

2013-10-28 145 CPLD时序

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