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CPLD+VHDL

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CPLD+VHDL 热门资料

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用VHDL语言实现半加器。已经通过编译和仿真

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2013-12-30 161 CPLD+VHDL

这是一种描述加法器的VHDL描述。已经试用过。

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2017-04-07 139 CPLD+VHDL

用Verilog HDL / VHDL实现的数字频率计（完整实验报告）

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2014-01-22 117 CPLD+VHDL

1位全加器的vhdl设计通过两个半加起实现

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2017-01-12 103 CPLD+VHDL

基于VHDL环境下的秒表设计源代码很好用的

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2013-12-17 141 CPLD+VHDL

使用VHDL编写的操作EEPROM来控制iic的读写操作

使用VHDL编写的操作EEPROM来控制iic的读写操作，很方便

2013-12-02 134 CPLD+VHDL

基于VHDL的10位定点数转浮点数模块源代码

基于VHDL的10位定点数转浮点数模块源代码，可综合

2017-01-17 34 CPLD+VHDL

一个基于VHDL 的简单8位CPU的IP core核心代码

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2013-12-13 45 CPLD+VHDL