CPLD+VHDL

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论文讨论的是基于VHDL 实现在系统编程平衡GOLD 码逻辑电路设计，给出周期与相位可编程平衡GOLD 码生成电路设计方案。该方案由最长线性移位寄存器与可选反馈支路构成。在此基础上，论文给出了可实现G

2024-01-23 4 CPLD+VHDL

能进行正常的时、分、秒计时功能，按下sb键（键8）时，计时器迅速递增，并按60min循环，计时满59min后回00。按下sa键（键5）时，计时器迅速递增，并按24h循环，计时满23h后回00。每到59分52秒就开始以clk1的频率报时，当到...

2024-02-07 7 CPLD+VHDL

VHDL语言描述数字系统:本章介绍用 VHDL 描述硬件电路的一些基本手段和基本方法。   VHDL 语言是美国国防部在 20 世纪 80 年代初为实现其高速集成电路计划（

2024-02-24 9 CPLD+VHDL