CPLD+VHDL

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我是VHDL的初学者,这是我自己编译的简单的几个VHDL码,功能有3-8解码器及其testbench,16位寄存器及其testbench和交通灯。 希望能和其他初学者一起讨论学习,并得到高手的指点

2013-12-20 26 CPLD+VHDL

VHDL实现数字时钟,利用数码管和CPLD 设计的计数器实现一个数字时钟,可以显示小时,分钟,秒。程序主要要靠考虑十进制和六十进制计数器的编写。 以上实验的程序都在源代码中有详细的注释

2015-10-15 91 CPLD+VHDL