搜索：CLK
找到约 247 项符合「CLK」的查询结果
结果 247
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https://www.eeworm.com/dl/663/251191.html
VHDL/FPGA/Verilog
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
https://www.eeworm.com/dl/534/218588.html
其他
作clk_in 的二分频clk_out
作clk_in 的二分频clk_out，要求输出与上例的输出正好反相。编写测试模块，
给出仿真波形。
https://www.eeworm.com/dl/648/494165.html
单片机开发
接口如下所示：clk：时钟输入端
接口如下所示：clk：时钟输入端，此信号是串行扫描的同步信号；
data_control[7..0]：8个分别控制数码管显示的输入信号；
led_addr[7..0]：对8个数码管进行串行扫描的输出控制信号；
seg7_data[6..0]驱动7段数码管各显示段的输出信号； ...
https://www.eeworm.com/dl/648/386773.html
单片机开发
电子闹钟 clk： 标准时钟信号
电子闹钟
clk： 标准时钟信号，本例中，其频率为4Hz；
clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz；
mode： 功能控制信号； 为0：计时功能；
为1：闹钟功能；
为2：手动校时功能；
turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；
若长时间按住该键，还可使秒信号清 ...
https://www.eeworm.com/dl/953816.html
技术资料
8 reset-ad-da-clk-power.pdf
资料->【B】电子技术->【B2】电路设计->【1】电路设计->【POWERPCB】->PowerPCB 2007常用功能与应用实例精讲->附赠设计实例->PDF版本->原理图->8 reset-ad-da-clk-power.pdf
https://www.eeworm.com/dl/652/308146.html
文章/文档
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件