Altera+FPGA
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Understanding I/O OutputTiming for Altera Devices
This application note describes the output timing parameters for Altera®devices, explains ho
2024-05-21
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DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M
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2014-12-02
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altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码
altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法
2013-12-01
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turbo jtag CPLD source code use altera EPM7128S
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2015-07-26
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