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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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采用Verilog hdl编程语言实现led显示

采用Verilog hdl编程语言实现led显示，有工程代码用QII软件编译调试

2013-12-18 117 Active-HDL

Verlog HDL 写得一款32路方波发生器

Verlog HDL 写得一款32路方波发生器，例子是4路可以自己加，相位可调，频率可调，占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件

2016-12-07 99 Active-HDL

Verilog HDL 华为入门教程.pdf 内部资料

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2013-12-19 60 Active-HDL

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2013-12-09 56 Active-HDL

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2016-06-29 55 Active-HDL

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2014-01-09 100 Active-HDL

基于verilog hdl的UART串口接收子程序。

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2017-09-24 133 Active-HDL

基于verilog hdl的UART串口发送子程序。

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2017-09-24 75 Active-HDL