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64位Jmail组件

  • BP神经网络的液位PID控制及仿真

    针对硫化镍矿选矿浮选工业过程中液位控制进行数学分析,建立 BP预测模型并实施多浮选槽液位控制方法,利用目前工程领域流行的 MATLAB 7.0中提供的神经网络工具箱,对网络模型进行训练和仿真,为有效抑制各槽液位扰动、实时调整各浮选槽液位和实现浮选指标的提高提供了有效的途径。仿真结果证明了BP神经网络对解决硫化镍矿浮选过程液位PID控制的有效性,具有广泛应用和推广的价值。

    标签: PID BP神经网络 液位 控制

    上传时间: 2014-12-29

    上传用户:凌云御清风

  • 如何编写应用程序与USB HID设备通讯

      我们如果想实现一个USB 的HID 类设备,不需要在Windows 下开发自己的驱动程序。HID不一定要是标准的外设类型,唯一的要求是交换的数据存储在报文的结构内,设备固件必须支持报文的格式。任何工作在该限制之内的设备都可以成为一个HID,例如温度计、电压计、读卡机等。报文的格式是由报告描述符决定的,所以只要修改描述符就能实现我们需要的报文格式。下面我们来实现一个简单的报文格式:上位机发送固定64 字节数据给设备,这个数据可以是命令,也可是数据,具体含义并不是由报告描述符来决定的,是由开发人员事先约定好的。设备返回的数据也是64 个字节,同样这个数据流的每个字节(甚至每个位)的具体含义由开发人员事先约定好。

    标签: USB HID 编写 应用程序

    上传时间: 2013-12-05

    上传用户:xinyuzhiqiwuwu

  • 新型数字电容式液位传感器

    新型数字电容式液位传感器的设计

    标签: 新型数字 电容式 液位传感器

    上传时间: 2013-11-24

    上传用户:

  • 西门子MULTIRANGER 100 200超声波物位计快速启动手册

    本手册可以很容易设置和使用西门子MULTIRANGER 100 200超声波物位计

    标签: MULTIRANGER 100 200 西门子

    上传时间: 2013-11-19

    上传用户:liuchee

  • 磁阻传感器的置位复位脉冲电路

    置位/复位电路有多种设计方法,应根据成本预算和设置的磁场分辨率来选择最佳方案。置位脉冲和复位脉冲对传感器所起的作用是基本一样的,唯一的区别是传感器的输出改变正负号。

    标签: 磁阻传感器 复位 脉冲电路

    上传时间: 2013-10-17

    上传用户:名爵少年

  • 超前进位加法器的设计

    超前进位加法器的设计

    标签: 进位 加法器

    上传时间: 2013-10-19

    上传用户:shen_dafa

  • 32bitMCU-Ebook下册(32位嵌入式汽车电脑介绍)

    32位嵌入式汽车电脑介绍。

    标签: bitMCU-Ebook 32 嵌入式汽车 电脑

    上传时间: 2013-11-13

    上传用户:qq521

  • Fastwel单板计算机模块参数

    Fastwel是一款基于AMD Geode LX800(500MHz)处理器的单板计算机,PC\104支持PCI(32位和16位ISA)。支持Linux,嵌入式Windows XP,QNX。CPB905的所有组件,包括CPU和板载内存均使用焊接从而提供高抗振性。并有一组丰富的接口:2个快速以太网端口,7个COM端口,4个USB2.0端口,支持视频输出(CRT,TFT,LVDS),分辨率高达1920×1440像素。

    标签: Fastwel 单板计算机 模块 参数

    上传时间: 2013-11-12

    上传用户:dengzb84

  • 基于OpenBus系统的FPGA嵌入式设计与实现

    随着FPGA技术的发展,FPGA设计已不再只是硬件电路的设计,而是包含处理器、外围组件和接口逻辑在内的完整数字系统,同时在处理器中编程完成嵌入式代码的FPGA“软”设计。与传统的主要基于硬件描述语言进行FPGA设计开发不同,本文在电路设计软件Altium Designer开发环境下,结合Xilinx公司的ISE设计软件,在Altium Designer的创新电子设计平台NanoBoard 3000上,设计实现了基于Altium Designer特有的系统级设计方法OpenBus系统的32位处理器控制LED的FPGA嵌入式设计。

    标签: OpenBus FPGA 嵌入式设计

    上传时间: 2013-11-09

    上传用户:亚亚娟娟123

  • 基于FPGA的16位数据路径的AESIP核

    基于FPGA的16位数据路径的AESIP核

    标签: AESIP FPGA 数据路径

    上传时间: 2013-11-12

    上传用户:zhangjinzj