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Active HDL 8.4.30

ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式

标签： Active HDL 30

上传时间： 2013-07-14

上传用户：来茴
NC-SIM 5.40

NC-Sim工具进行逻辑验证，通常编写BFM是不可缺少的工作，而激励产生、结果分析和建模只能选择高级语言了。您推荐使用C/C++

标签： NC-SIM 5.40

上传时间： 2013-08-03

上传用户：gjzeus
ModleSim 6.50

Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器

标签： ModleSim 6.50

上传时间： 2013-04-24

上传用户：zukfu
Active HDL 8.10

ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式

标签： Active 8.10 HDL

上传时间： 2013-05-29

上传用户：1583060504
Debussy 50

Debussy软件 Debussy是NOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模拟或看波形

标签： Debussy 50

上传时间： 2013-07-08

上传用户：fywz
Prime Time 1.20

用PrimeTime进行静态时序分析. §2.2 PrimeTime进行时序分析的流程使用PrimeTime对一个电路设计进行静态时序分析,

标签： Prime 1.20 Time

上传时间： 2013-06-29

上传用户：虫虫虫虫虫虫
System Generator 9.10

System Generator 8.1。用户将很快发现新版本带来的全新感觉。新版本中大大增强了Block Dialog Boxes的功能，许多模块的参数选择功能也得到了加强。

标签： Generator System 9.10

上传时间： 2013-07-09

上传用户：heminhao
DSP Builder 9.1 0

1 首先安装CS3.3.38.2；2 安装升级包，安装次序：CCS_Patch_for_ccs3.3.49.exe、CCS_v3.3_SR11_81.6.2.exe、SR12_CCS_v3.3_SR_3.3.82.13.exe；安装blackhawk，驱动安装路路径必须和CCS的安装路径严格一致;

标签： Builder DSP 9.1

上传时间： 2013-04-24

上传用户：wengtianzhu
Synplify DSP 3.60

DSP软件内核开发工具Synplify DSP IT.SOHU.COM 2004-05-13 00:24 转自...【日经BP社报道】美国Synplicity公司日前上市了封装于FPGA中的DSP软件内核

标签： Synplify 3.60 DSP

上传时间： 2013-04-24

上传用户：维子哥哥
Topweaver 1.10

Topweaver 一个很好用的ＨＤＬ设计工具，能够自动将子模块聚合成一个顶层文件，DLL/PLL资源为我们提供了很好的频率合成方法。但是一些时候人们依然通过编写HDL代码来实现时钟的分频，以实现特殊的分频系数，可调节的占空比和其它DLL/PLL不容易实现的功能。

标签： Topweaver 1.10

上传时间： 2013-07-19

上传用户：gongxinshiwo@163.com