4GB

FPGA连接DDR2的问题讨论

我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配和通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？

标签： FPGA DDR2 连接问题讨论

上传时间： 2013-10-21

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LINUX系统调用mlock的代码分析,在LINUX中

LINUX系统调用mlock的代码分析,在LINUX中，每一个用户进程都可以访问4GB的线性虚拟内存空间。其中从0到3GB的虚拟内存地址是用户空间，用户进程可以直接对其进行访问。从3GB到4GB的虚拟内存地址为核心空间，存放仅供核心态访问的代码和数据，用户进程不可访问。当用户进程通过中断或系统调用对其访问时，就会触发处理器的特权级转换（从处理器的特权级3切换到特权级0），即从操作系统的用户态切换到核心态。

标签： LINUX mlock 系统调用代码分析

上传时间： 2014-11-27

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DM642上的DMA性能一个简单的介绍和分析。 DM642中的DMA称为EDMA（Enhanced Direct Memory Access）,其EDMA控制器支持64个相互独立的DMA通道

DM642上的DMA性能一个简单的介绍和分析。 DM642中的DMA称为EDMA（Enhanced Direct Memory Access）,其EDMA控制器支持64个相互独立的DMA通道，每个通道都可以接受系统外设事件的触发或者CPU的指令的触发，不同DMA传输之间还可以进行连接，构成各种复杂的DMA操作，在600MHz主频时可以提供2.4GB/秒的数据吞吐量。具备的1维、2维传输模式，非常适合图像的处理。

标签： DMA EDMA 642 Enhanced

上传时间： 2013-12-29

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