FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。
FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。...
FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。...
用spice描述的8x8改进Booth码加wallance压缩的乘法器,并且进行了优化,时间性能相当高...
本程序是4位七段显示、3x3键扫实验,正确无误。...
Vrilog HDL 八位加法器源程序...
基于Verilog HDL的16位超前进位加法器 分为3个功能子模块...
4位数码显示程序。 静态显示,串入并出。...
乘法器功能 直接实现两个数字信号的相乘~...
加湿器程序源代码,4位机,tenx tm8726...
频率计VHDL编程。设计一个4位数字显示的十进制频率计,其测量范围为1MHz,测量值通过4个数码管显示以8421BCD码形式输出,可通过开关实现量程控制,量程分10kHz、100kHz、1MHz三档(...
实现十六位加法器,是书籍上配套的应该可用...